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1. (WO2015034082) MEMORY CONTROL CIRCUIT AND CACHE MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/034082    International Application No.:    PCT/JP2014/073634
Publication Date: 12.03.2015 International Filing Date: 08.09.2014
IPC:
G06F 12/08 (2006.01), G11C 11/15 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP)
Inventors: NOGUCHI Hiroki; (JP).
FUJITA Shinobu; (JP)
Agent: KATSUNUMA Hirohito; (JP)
Priority Data:
2013-185695 06.09.2013 JP
Title (EN) MEMORY CONTROL CIRCUIT AND CACHE MEMORY
(FR) CIRCUIT DE CONTRÔLE MÉMOIRE ET MÉMOIRE CACHE
(JA) メモリ制御回路およびキャッシュメモリ
Abstract: front page image
(EN)[Problem] To quickly respond to an access request. [Solution] A memory control circuit is provided with a local buffer (5) for reading, in response to a read request to a specific address of a cache memory (1), data that has an address different from the specific address from the cache memory address and for storing the same, and a control unit for controlling access to the cache memory and the local buffer. The local buffer has a smaller storage capacity than the cache memory and can be accessed at a high speed, and duplicatively stores a portion of data stored in the cache memory.
(FR)Le problème décrit par l'invention est de répondre rapidement à une demande d'accès. La solution selon l'invention consiste en un circuit de contrôle mémoire pourvu d'un tampon local (5) pour la lecture, en réponse à une demande de lecture à une adresse spécifique d'une mémoire cache (1), de données qui présentent une adresse différente de l'adresse spécifique de l'adresse de mémoire cache et pour leur stockage, et une unité de commande pour contrôler l'accès à la mémoire cache et au tampon local. Le tampon local présente une capacité de stockage inférieure à celle de la mémoire cache et peut être accédé à une haute vitesse, et stocke de manière duplicative une partie des données stockées dans la mémoire cache.
(JA)[課題]アクセス要求に対する応答を迅速に行う。 [解決手段]メモリ制御回路は、キャッシュメモリ1の特定アドレスに対する読み出し要求があった場合に、特定アドレスとは異なるアドレスのデータをキャッシュメモリから読み出して格納するローカルバッファ5と、キャッシュメモリおよびローカルバッファに対するアクセスを制御する制御部と、を備える。ローカルバッファは、キャッシュメモリよりも記憶容量が小さくて高速アクセスが可能で、かつ、キャッシュメモリに記憶されているデータの一部を重複して記憶する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)