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1. (WO2015033718) SEMICONDUCTOR MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/033718    International Application No.:    PCT/JP2014/070417
Publication Date: 12.03.2015 International Filing Date: 29.07.2014
IPC:
G11C 11/15 (2006.01), G11C 7/00 (2006.01), G11C 8/00 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; (JP).
SK HYNIX INC. [KR/KR]; (KR)
Inventors: SHIMIZU, Naoki; (JP).
BAE, Ji Hyae; (KR)
Agent: KURATA, Masatoshi; (JP)
Priority Data:
61/873,800 04.09.2013 US
14/201,686 07.03.2014 US
Title (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
Abstract: front page image
(EN)A semiconductor memory device is capable of executing a first mode having a first latency and a second mode having a second latency longer than the first latency. The semiconductor memory device includes: a pad unit configured to receive an address and a command from an outside; a first delay circuit configured to delay the address by a time corresponding to the first latency; a second delay circuit including shift registers connected in series and configured to delay the address by a time corresponding to a difference between the first latency and the second latency; and a controller configured to use the first delay circuit and the second delay circuit when executing the second mode.
(FR)L'invention concerne un dispositif de mémoire à semi-conducteurs pouvant exécuter un premier mode présentant une première latence et un second mode présentant une seconde latence plus longue que la première latence. Le dispositif de mémoire à semi-conducteurs comprend : une unité tampon configurée pour recevoir une adresse et une instruction provenant de l'extérieur ; un premier circuit de retard configuré pour retarder l'adresse pour une durée correspondant à la première latence ; un second circuit de retard comprenant des registres à décalage connectés en série, et configuré pour retarder l'adresse pour une durée correspondant à une différence entre la première latence et la seconde latence ; et un contrôleur configuré pour utiliser le premier circuit de retard et le second circuit de retard lors de l'exécution du second mode.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)