WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2015033382) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/033382    International Application No.:    PCT/JP2013/073629
Publication Date: 12.03.2015 International Filing Date: 03.09.2013
IPC:
H01L 21/8238 (2006.01), H01L 21/336 (2006.01), H01L 27/092 (2006.01), H01L 29/78 (2006.01)
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
ASANO Masamichi [JP/JP]; (JP) (US only)
Inventors: MASUOKA Fujio; (JP).
ASANO Masamichi; (JP)
Agent: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)This invention addresses the problem of using a vertical transistor, namely a surrounding gate transistor (SGT), to provide a semiconductor device that constitutes part of a CMOS NOR circuit and has a small surface area. In said NOR circuit, which comprises a plurality of MOS transistors arranged in m rows and n columns, each of said MOS transistors is formed on a flat silicon layer formed on top of a substrate, wherein a drain, a gate, and a source are arranged vertically, the gate is structured so as to surround a silicon pillar, the flat silicon layer comprises a first activated region that has a first conductivity type and a second activated region that has a second conductivity type, and said regions are connected to each other via a silicon layer formed at the surface of the flat silicon layer, thereby providing a semiconductor device that constitutes part of a NOR circuit and has a reduced surface area.
(FR)La présente invention aborde le problème lié à l'utilisation d'un transistor vertical, à savoir, un transistor à grille enveloppante (SGT), en vue de pourvoir à un dispositif à semi-conducteur qui constitue une partie d'un circuit NON-OU CMOS et qui présente une petite surface. Dans ledit circuit NON-OU CMOS, qui comprend une pluralité de transistors MOS agencés en m rangées et n colonnes, chacun desdits transistors MOS est formé sur une couche de silicium plane formée sur la partie supérieure d'un substrat, un drain, une grille, et une source étant agencés verticalement, la grille étant structurée de sorte à entourer un pilier en silicium, la couche de silicium plane comprenant une première région activée présentant un premier type de conductivité et une seconde région de conductivité présentant un second type de conductivité, et lesdites régions étant connectées l'une à l'autre au moyen d'une couche de silicium formée au niveau de la surface de la couche de silicium plane, ce qui permet d'obtenir un dispositif à semi-conducteur qui constitue une partie d'un circuit NON-OU et présente une surface réduite.
(JA) 縦型トランジスタであるSurrounding Gate Transistor(SGT)を用いて、CMOS NOR回路を構成する半導体装置を小さい面積で提供することが課題である。 m行n列に配置された複数のMOSトランジスタを用いて構成されたNOR回路において、前記NOR回路を構成するMOSトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第1の導電型を持つ第1の活性化領域と第2の導電型を持つ第2の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のNOR回路を構成する半導体装置を提供する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)