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1. (WO2015032829) METHOD OF ANALYSING THE BEHAVIOUR OF AN INTEGRATED CIRCUIT IMPLEMENTED BY COMPUTER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/032829    International Application No.:    PCT/EP2014/068759
Publication Date: 12.03.2015 International Filing Date: 03.09.2014
IPC:
G06F 17/50 (2006.01)
Applicants: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES [FR/FR]; 25 rue Leblanc Bâtiment "Le Ponant D" F-75015 Paris (FR)
Inventors: HERON, Olivier; (FR).
SANDIONIGI, Chiara; (FR)
Agent: LOPEZ, Frédérique; (FR)
Priority Data:
1358534 05.09.2013 FR
Title (EN) METHOD OF ANALYSING THE BEHAVIOUR OF AN INTEGRATED CIRCUIT IMPLEMENTED BY COMPUTER
(FR) PROCÉDÉ D'ANALYSE DU COMPORTEMENT D'UN CIRCUIT INTÉGRÉ MIS EN ŒUVRE PAR ORDINATEUR
Abstract: front page image
(EN)The subject of the invention is a method of analysing the behaviour of an integrated circuit implemented by computer comprising:- the extraction of the names of the physical components described at the RTL level (or higher), hence of the physical components represented, as well as the names of the modules (TAB1); - the extraction of the names of the physical components of a path of the circuit at the logic gate level (TAB2); - the labelling of the names of the physical components of the paths (TAB2) with the names of the physical components known or the names of the parent modules (TAB3); - the extraction of the physical parameters of simulation/analysis results of the circuit at the higher level. The output is composed of associative tables containing the physical parameters of the physical components described at the level envisaged (TAB4 and TAB5); - the assigning of the physical parameters determined in the previous step, to the labelled components of the paths (TAB6).
(FR)L'invention a pour objet un procédé d'analyse du comportement d'un circuit intégré mis en œuvre par ordinateur comprenant : - l'extraction des noms des composants physiques décrits au niveau RTL (ou supérieur), donc des composants physiques représentés, ainsi que les noms des modules (TAB1); - l'extraction des noms des composants physiques d'un chemin du circuit au niveau porte logique (TAB2); - la labellisation des noms des composants physiques des chemins (TAB2) avec les noms des composants physiques connus ou les noms des modules parents (TAB3); - l'extraction des paramètres physiques de résultats de simulation/analyse du circuit au niveau supérieur. La sortie est composée de tableaux associatifs contenant les paramètres physiques des composants physiques décrits au niveau visé (TAB4 et TAB5); - l'assignation des paramètres physiques déterminés à l'étape précédente, aux composants labellisés des chemins (TAB6).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)