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1. (WO2015030937) OFFSET CANCELING DUAL STAGE SENSING CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/030937    International Application No.:    PCT/US2014/046048
Publication Date: 05.03.2015 International Filing Date: 09.07.2014
Chapter 2 Demand Filed:    30.06.2015    
IPC:
G11C 13/00 (2006.01), G11C 11/16 (2006.01), H03K 3/356 (2006.01), H03K 3/37 (2006.01), G11C 7/06 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US).
INDUSTRY-ACADEMIC COOPERATION FOUNDATION [KR/KR]; Yonsei University 134 Sichon-dong Seodaemun-gu Seoul 120-749 (KR)
Inventors: JUNG, Seong-Ook; (KR).
NA, Taehui; (KR).
KIM, Jisu; (KR).
KIM, Jung Pill; (US).
KANG, Seung Hyuk; (US)
Agent: LENKIN, Alan M.; (US)
Priority Data:
14/015,845 30.08.2013 US
Title (EN) OFFSET CANCELING DUAL STAGE SENSING CIRCUIT
(FR) CIRCUIT DE DÉTECTION À DEUX PHASES POUR LA SUPPRESSION DES DÉCALAGES
Abstract: front page image
(EN)An offset canceling dual stage sensing method includes sensing a data value of a resistive memory data cell using a first load PMOS gate voltage generated by a reference value of a resistive memory reference cell in a first stage operation. The method also includes sensing the reference value of the resistive memory reference cell using a second load PMOS gate voltage generated by the data value of the resistive memory data cell in a second stage operation of the resistive memory sensing circuit. By adjusting the operating point of the reference cell sensing, an offset canceling dual stage sensing circuit increases the sense margin significantly compared to that of a conventional sensing circuit.
(FR)L'invention se rapporte à un procédé de détection à deux phases pour la suppression des décalages, qui comprend la détection d'une valeur de données d'une cellule de données à mémoire résistive à l'aide d'une première tension de grille PMOS de charge générée par une valeur de référence d'une cellule de référence à mémoire résistive au cours d'une première phase de fonctionnement. Ledit procédé inclut également la détection de la valeur de référence de la cellule de référence à mémoire résistive au moyen d'une seconde tension de grille PMOS de charge générée par la valeur de données de la cellule de données à mémoire résistive au cours d'une seconde phase de fonctionnement du circuit de détection de mémoire résistive. Grâce au réglage du point de fonctionnement de la détection de la cellule de référence, le circuit de détection à deux phases pour la suppression des décalages a une marge de détection nettement plus grande que celle d'un circuit de détection classique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)