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1. (WO2015024062) ENHANCED AUTOMATIC IDENTIFICATION SYSTEM
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Pub. No.: WO/2015/024062 International Application No.: PCT/AU2014/000832
Publication Date: 26.02.2015 International Filing Date: 22.08.2014
IPC:
H03M 13/00 (2006.01) ,G06F 11/10 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
M
CODING, DECODING OR CODE CONVERSION, IN GENERAL
13
Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
11
Error detection; Error correction; Monitoring
07
Responding to the occurrence of a fault, e.g. fault tolerance
08
Error detection or correction by redundancy in data representation, e.g. by using checking codes
10
Adding special bits or symbols to the coded information, e.g. parity check, casting out nines or elevens
Applicants:
UNIVERSITY OF SOUTH AUSTRALIA [AU/AU]; North Terrace Adelaide, S.A. 5000, AU
Inventors:
GRANT, Alexander, James; AU
LECHNER, Gottfried; AU
POLLOK, Andre; AU
MCKILLIAM, Robert, George; AU
LAND, Ingmar, Rudiger; AU
HALEY, David, Victor, Lawrie; AU
LAVENANT, Marc, Pierre, Denis; AU
Agent:
MADDERNS; GPO Box 2752 Adelaide, S.A. 5001, AU
Priority Data:
201390321923.08.2013AU
Title (EN) ENHANCED AUTOMATIC IDENTIFICATION SYSTEM
(FR) SYSTÈME D'AUTHENTIFICATION AUTOMATIQUE AMÉLIORÉ
Abstract:
(EN) The invention relates to method and apparatus for improving the performance of communication systems using Run Length Limited (RLL) messages such as the existing Automatic Identification System (AlS). A binary data sequence is Forward Error Correction (FEC) coded and then the sequence is compensated, for example by bit-erasure, so that either bit-stuffing is not required, or a bit stuffer will not be activated to ensure that the coded sequence meets the RLL requirement. Various embodiments are described to handle different architectures or input points for the FEC encoder and bit erasure module. The bit erasure module may also add dummy bits to ensure a RLL compliant CRC or to selectively add bits to a reserve buffer to compensate for later bit stuffing in a header. Additional RLL training sequences may also be added to assist in, receiver acquisition.
(FR) L'invention concerne un procédé et un appareil pour améliorer les performances de systèmes de communication employant des messages à longueur de course limitée (RLL) tels que les systèmes d'identification automatique (AlS) existants. Une séquence de données binaires est codée avec correction d'erreur directe (FEC) et la séquence est ensuite compensée, par exemple par effacement de bit, de sorte que soit le bourrage de bits n'est pas nécessaire, soit un dispositif de bourrage de bits ne sera pas activé afin de garantir que la séquence codée satisfait aux exigences de RLL. Différents modes de réalisation sont décrits pour traiter différentes architectures ou points d'entrée pour le codeur FEC et le module d'effacement des bits. Le module d'effacement des bits peut également ajouter des bits factices pour garantir un CRC conforme RLL ou ajouter de manière sélective des bits à un tampon de réserve afin de compenser le futur bourrage de bits dans un en-tête. Des séquences d'apprentissage RLL supplémentaires peuvent également être ajoutées pour assister dans l'acquisition du récepteur.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
CA2920298EP3036835US20160277145JP2016533682AU2014308554AU2018226442