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1. (WO2014210363) MULTIPLE REGISTER MEMORY ACCESS INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/210363    International Application No.:    PCT/US2014/044416
Publication Date: 31.12.2014 International Filing Date: 26.06.2014
IPC:
G06F 9/06 (2006.01), G06F 12/08 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: HINTON, Glenn; (US).
TOLL, Bret; (US).
SINGHAL, Ronak; (US)
Agent: MALLIE, Michael J.; (US)
Priority Data:
13/931,008 28.06.2013 US
Title (EN) MULTIPLE REGISTER MEMORY ACCESS INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS
(FR) INSTRUCTIONS D'ACCÈS MÉMOIRE À REGISTRES MULTIPLES, PROCESSEURS, PROCÉDÉS, ET SYSTÈMES
Abstract: front page image
(EN)A processor includes N-bit registers and a decode unit to receive a multiple register memory access instruction. The multiple register memory access instruction is to indicate a memory location and a register. The processor includes a memory access unit coupled with the decode unit and with the N-bit registers. The memory access unit is to perform a multiple register memory access operation in response to the multiple register memory access instruction. The operation is to involve N-bit data, in each of the N-bit registers comprising the indicated register. The operation is also to involve different corresponding N-bit portions of an MxN-bit line of memory corresponding to the indicated memory location. A total number of bits of the N-bit data in the N-bit registers to be involved in the multiple register memory access operation is to amount to at least half of the MxN-bits of the line of memory.
(FR)Selon la présente invention, un processeur comprend des registres à N bits et une unité de décodage afin de recevoir une instruction d'accès mémoire à registres multiples. L'instruction d'accès mémoire à registres multiples sert à indiquer un emplacement de mémoire et un registre. Le processeur comprend une unité d'accès mémoire couplée à l'unité de décodage et aux registres à N bits. L'unité d'accès mémoire sert à effectuer une opération d'accès mémoire à registres multiples en réponse à l'instruction d'accès mémoire à registres multiples. Ladite opération doit faire intervenir des données à N bits, dans chacun des registres à N bits comprenant le registre indiqué. L'opération doit également faire intervenir différentes parties à N bits correspondantes d'une ligne de mémoire à MxN bits correspondant à l'emplacement de mémoire indiqué. Un nombre total de bits des données à N bits dans les registres à N bits devant intervenir dans l'opération d'accès mémoire à registres multiples doit s'élever à au moins la moitié des MxN bits de la ligne de mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)