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1. (WO2014209716) PSEUDO-CML LATCH AND DIVIDER HAVING REDUCED CHARGE SHARING BETWEEN OUTPUT NODES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2014/209716 International Application No.: PCT/US2014/042935
Publication Date: 31.12.2014 International Filing Date: 18.06.2014
IPC:
H03K 3/356 (2006.01)
Applicants: QUALCOMM INCORPORATED[US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, CA 92121-1714, US
Inventors: CHEN, Wu-Hsin; US
LIU, Li; US
HU, Jianyun; US
Agent: BINDSEIL, James, J.; Arent Fox, LLP 1717 K Street, N.W. Washington, DC 20006-5344, US
Priority Data:
13/926,68025.06.2013US
Title (EN) PSEUDO-CML LATCH AND DIVIDER HAVING REDUCED CHARGE SHARING BETWEEN OUTPUT NODES
(FR) VERROU PSEUDO-CML ET DIVISEUR AYANT UN PARTAGE DE CHARGE RÉDUIT ENTRE DES NŒUDS DE SORTIE
Abstract: front page image
(EN) In one example, a high-speed divider (38) includes two identical pseudo-CML latches (L1, L2) and four output inverters (70-73). Each latch includes a pair of cross-coupled signal holding transistors (MN1, MN2, MN7, MN8). A first P-channel pull-up circuit (MP1, MP3) pulls up on a second output node QB of the latch. A second P-channel pull-up circuit (MP2, MP4) pulls up on a first output node Q of the latch. A pull-down circuit (MN3-5, MN9-11) involves four N-channel transistors. This pull-down circuit: 1) couples the QB node to ground when a clock signal CK is high and a data signal D is high, 2) couples the Q node to ground when CK is high and D is low, 3) prevents a transfer of charge between the QB and Q nodes through the pull-down circuit when D transitions during a time period when CK is low, and 4) decouples the QB and Q nodes from the pull-down circuit when CK is low.
(FR) Selon un exemple de l'invention, un diviseur haute vitesse (38) comprend deux verrous pseudo-CML identiques (L1, L2) et quatre inverseurs de sortie (70-73). Chaque verrou comprend une paire de transistors de maintien de signal interconnectés (MN1, MN2, MN7, MN8). Un premier circuit d'élévation de canal P (MP1, MP3) s'élève sur un second nœud de sortie QB du verrou. Un second circuit d'élévation de canal P (MP2, MP4) s'élève sur un premier nœud de sortie Q du verrou. Un circuit d'abaissement (MN3-5, MN9-11) met en jeu quatre transistors de canal N. Ce circuit d'abaissement : 1) couple le nœud QB à une masse lorsqu'un signal d'horloge CK est haut et un signal de données D est haut, 2) couple le nœud Q à une masse lorsque CK est haut et D est bas, 3) empêche un transfert de charge entre les nœuds QB et Q à travers le circuit d'abaissement lorsque D effectue une transition pendant une période lorsque CK est bas, et 4) découple les nœuds QB et Q du circuit d'abaissement lorsque CK est bas.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)