WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |

Search International and National Patent Collections
World Intellectual Property Organization
Machine translation
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2014/208442 International Application No.: PCT/JP2014/066267
Publication Date: 31.12.2014 International Filing Date: 19.06.2014
H01L 29/786 (2006.01) ,H01L 21/28 (2006.01) ,H01L 29/41 (2006.01) ,H01L 51/05 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA[JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522, JP
Inventors: FUKUSHIMA, Yasumori; null
Agent: FUKAMI PATENT OFFICE, P.C.; Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
Priority Data:
(JA) 薄膜トランジスタ
Abstract: front page image
(EN) A thin film transistor (17) is provided with: a gate electrode (20); a gate insulating layer (21) which covers the gate electrode; a source electrode (30) and a drain electrode (40) which are provided on the gate insulating layer (21); and an organic semiconductor layer (50) which has a channel region (Ch1) between the source electrode and the drain electrode. The source electrode (30) and the drain electrode (40) comprise first conductive layers (31, 41) for increasing adhesion to the gate insulating layer (21), second conductive layers (32, 42) which have low electrical resistances, and third conductive layers (33, 43) which establish an ohmic contact with the organic semiconductor layer (50). The third conductive layers (33, 43) have first contact surfaces (33a, 43a) which are in contact with the gate insulating layer (21), and second contact surfaces (33b, 43b) which are in contact with lateral surfaces of the first conductive layers (31, 41) and lateral surfaces of the second conductive layers (32, 42), said lateral surfaces being on the channel region (Ch1) side.
(FR) L’invention porte sur un transistor en couches minces (17) qui comporte : une électrode de grille (20) ; une couche d’isolation de grille (21) qui recouvre l’électrode de grille ; une électrode de source (30) et une électrode de drain (40) qui sont situées sur la couche d’isolation de grille (21) ; et une couche de semi-conducteur organique (50) qui possède une région de canal (Ch1) entre l’électrode de source et l’électrode de drain. L’électrode de source (30) et l’électrode de drain (40) comprennent des premières couches conductrices (31, 41) pour augmenter l’adhésion à la couche d’isolation de grille (21), des deuxièmes couches conductrices (32, 42) qui possèdent de faibles résistances électriques, et des troisièmes couches conductrices (33, 43) qui établissent un contact ohmique avec la couche de semi-conducteur organique (50). Les troisièmes couches conductrices (33, 43) possèdent des premières surfaces de contact (33a, 43a) qui sont en contact avec la couche d’isolation de grille (21), et des secondes surfaces de contact (33b, 43b) qui sont en contact avec des surfaces latérales des premières couches conductrices (31, 41) et des surfaces latérales des secondes couches conductrices (32, 42), lesdites surfaces latérales se trouvant sur le côté de région de canal (Ch1).
(JA)  薄膜トランジスタ(17)は、ゲート電極(20)と、これを覆うゲート絶縁層(21)と、ゲート絶縁層(21)上に設けられたソース電極(30)およびドレイン電極(40)と、これらの間にチャンネル領域(Ch1)を有する有機半導体層(50)とを備える。ソース電極(30)およびドレイン電極(40)は、ゲート絶縁層(21)との密着性を高める第1導電層(31,41)と、電気抵抗の低い第2導電層(32,42)と、有機半導体層(50)にオーミック接触する第3導電層(33,43)とを含む。第3導電層(33,43)は、ゲート絶縁層(21)に接する第1接触面(33a,43a)と、チャネル領域(Ch1)側に位置する第1導電層(31,41)の側面および第2導電層(32,42)の側面に接する第2接触面(33b,43b)とを有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)