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1. (WO2014208013) THIN-FILM TRANSISTOR ARRAY, METHOD FOR MANUFACTURING SAME, IMAGE DISPLAY DEVICE, AND DISPLAY METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/208013    International Application No.:    PCT/JP2014/002961
Publication Date: 31.12.2014 International Filing Date: 03.06.2014
IPC:
G09F 9/30 (2006.01), G02F 1/1368 (2006.01), G02F 1/167 (2006.01), G09F 9/00 (2006.01), H01L 21/336 (2006.01), H01L 29/786 (2006.01)
Applicants: TOPPAN PRINTING CO., LTD. [JP/JP]; 1-5-1, Taito, Taito-ku, Tokyo 1100016 (JP)
Inventors: ISHIZAKI, Mamoru;
Agent: OGASAWARA PATENT OFFICE; Daido-Seimei Esaka Bldg., 13th Floor, 1-23-101, Esakacho, Suita-shi, Osaka 5640063 (JP)
Priority Data:
2013-135224 27.06.2013 JP
2013-147561 16.07.2013 JP
Title (EN) THIN-FILM TRANSISTOR ARRAY, METHOD FOR MANUFACTURING SAME, IMAGE DISPLAY DEVICE, AND DISPLAY METHOD
(FR) RÉSEAU DE TRANSISTOR À COUCHE MINCE ET SON PROCÉDÉ DE FABRICATION, DISPOSITIF D'AFFICHAGE D'IMAGE ET PROCÉDÉ D'AFFICHAGE
(JA) 薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法
Abstract: front page image
(EN)Provided are a thin-film transistor array, a method for manufacturing the same, an image display device, and a display method, such that repairing of various types of short-circuits can be suitably carried out while the effects of disconnections, and changes in display performance after repair can be reduced. The thin-film transistor array comprises thin film transistors (TFT), each configured such that: a source electrode and a drain electrode with a gap therebetween including a semiconductor pattern are formed, over a gate insulator film, in a region overlapping a gate electrode formed on an insulating substrate, the insulating substrate having the gate electrode, a gate wire, a capacitor electrode, and a capacitor wire formed thereon; and the semiconductor pattern is covered by a protective layer. Two TFTs are independently formed for each pixel, the two source electrodes for each pixel are individually connected to two source wires, and two drain electrodes are connected to the electrode for each pixel through an individual drain connection electrode. The thin-film transistor array includes a source connection electrode which connects the source electrodes of the two TFTs formed for each pixel. The same driving waveforms are applied to the two source wires.
(FR)L'invention concerne un réseau de transistor à couche mince et son procédé de fabrication, un dispositif d'affichage d'image et un procédé d'affichage, de sorte que la réparation de différents types de court-circuits peut être adéquatement effectuée tout en réduisant les effets de déconnexions et de changement dans les performances d'affichage. Le réseau de transistor à couche mince comporte des transistors à couche mince (TFT), chacun étant configuré de la manière suivante: une électrode source et une électrode de drainage, séparées par un espace comportant un motif semi-conducteur, sont formées sur une couche isolante de grille, dans une région recouvrant une électrode de grille formée sur un substrat isolant, le substrat isolant ayant l'électrode de grille, le fil de grille, une électrode de condensateur et un fil de condensateur formés dessus; et le motif semi-conducteur est recouvert d'un couche protectrice. Deux TFT sont formés indépendamment pour chaque pixel, les deux électrodes source pour chaque pixel sont individuellement connectées aux deux fils source, et les deux électrodes de drainage sont connectées à l'électrode pour chaque pixel grâce à une électrode de connexion de drainage individuelle. Le réseau de transistor à couche mince comporte une électrode de connexion source qui connecte les électrodes source de deux TFT formés pour chaque pixel. Les mêmes formes d'ondes de guidage sont appliquées aux deux fils source.
(JA) 断線の影響を抑えながら各種短絡のリペアに適し、リペア後の表示の違いを低減できる、薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法を提供する。薄膜トランジスタアレイは、ゲート電極、ゲート配線、キャパシタ電極、キャパシタ配線が形成された絶縁基板上のゲート電極と重なる領域に、ゲート絶縁膜を介して、半導体パターンを含む間隙を有するソース電極及びドレイン電極が形成され、半導体パターンが保護層によって覆われた構成の薄膜トランジスタ(TFT)を有し、このTFTが1画素ごとに2つ独立して形成され、各画素における2つのソース電極は2本のソース配線に別々に接続され、2つのドレイン電極は個別のドレイン接続電極を介して各画素の電極に接続されてなり、1画素ごとに形成される2つのTFTのソース電極同士を接続するソース接続電極を有し、2本のソース配線には同一の駆動波形が印加される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)