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1. (WO2014203775) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/203775    International Application No.:    PCT/JP2014/065419
Publication Date: 24.12.2014 International Filing Date: 11.06.2014
IPC:
H03K 5/04 (2006.01), G11C 11/407 (2006.01), G11C 11/4076 (2006.01)
Applicants: PS4 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, Luxembourg L-2121 (LU).
KITAGAWA Katsuhiro [JP/JP]; (JP) (US only)
Inventors: KITAGAWA Katsuhiro; (JP)
Agent: WASHIZU Mitsuhiro; Daisan-Taiyo Bldg. 7th Floor, 5-1, Ginza 1-Chome, Chuo-Ku Tokyo 1040061 (JP)
Priority Data:
2013-126502 17.06.2013 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)[Problem] To provide a highly noise-resistant high-precision duty regulator circuit. [Solution] A semiconductor device comprises a plurality of clocked inverters (CV1, CV2, CV4, CV8) which are inserted into a clock signal propagation path and are mutually connected in parallel. Pull-up circuits (UP) of the clocked inverters (CV1, CV2, CV4, CV8) are respectively controlled in isolation by control signals (P11, P12, P14, P18) which are generated on the basis of a clock signal duty ratio. Pull-down circuits (DN) of the clocked inverters (CV1, CV2, CV4, CV8) are respectively controlled in isolation by control signals (N11, N12, N14, N18) which are generated on the basis of the clock signal duty ratio. With the present invention, it is possible to change the duty ratio of a transiting clock signal without making fine adjustments to the bias level, as the plurality of clocked inverters which are controlled in isolation from one another are connected in parallel.
(FR)La présente invention a pour objet un circuit régulateur de marche de grande précision et grandement résistant aux bruits. Pour cela, un dispositif semi-conducteur comprend une pluralité d'inverseurs cadencés (CV1, CV2, CV4, CV8) qui sont insérés dans un chemin de propagation d'un signal d'horloge et sont connectés mutuellement en parallèle. Des circuits de tirage au plus (UP) des inverseurs cadencés (CV1, CV2, CV4, CV8) sont respectivement commandés en isolation par des signaux de commande (P11, P12, P14, P18) qui sont générés sur la base d'un facteur de marche du signal d'horloge. Des circuits de tirage au moins (DN) des inverseurs cadencés (CV1, CV2, CV4, CV8) sont respectivement commandés en isolation par des signaux de commande (N11, N12, N14, N18) qui sont générés sur la base d'un facteur de marche du signal d'horloge. La présente invention permet de changer le facteur de marche d'un signal d'horloge transitant sans réaliser d'ajustements précis du niveau de polarisation puisque la pluralité des inverseurs cadencés qui sont commandés pour être isolés l'un de l'autre sont connectés en parallèle.
(JA)【課題】ノイズ耐性の高い高精度なデューティ調整回路を提供する。 【解決手段】クロック信号の伝搬パスに挿入され、互いに並列接続された複数のクロックトインバータCV1,CV2,CV4,CV8を備える。クロックトインバータCV1,CV2,CV4,CV8のプルアップ回路UPは、クロック信号のデューティ比に基づき生成された制御信号P11,P12,P14,P18によってそれぞれ独立に制御され、クロックトインバータCV1,CV2,CV4,CV8のプルダウン回路DNは、クロック信号のデューティ比に基づき生成された制御信号N11,N12,N14,N18によってそれぞれ独立に制御される。本発明によれば、独立制御される複数のクロックトインバータを並列接続していることから、バイアスレベルを微調整することなく、通過するクロック信号のデューティ比を変化させることが可能となる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)