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1. (WO2014200646) SEMICONDUCTOR STRUCTURE HAVING COLUMN III-V ISOLATION REGIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/200646    International Application No.:    PCT/US2014/037809
Publication Date: 18.12.2014 International Filing Date: 13.05.2014
IPC:
H01L 21/8258 (2006.01), H01L 27/12 (2006.01), H01L 21/762 (2006.01)
Applicants: RAYTHEON COMPANY [US/US]; 870 Winter Street Waltham, Massachusetts 02451-1449 (US)
Inventors: COMEAU, Jonathan P.; (US).
LAROCHE, Jeffrey R.; (US).
BETTENCOURT, John P.; (US)
Agent: MOFFORD, Donald F.; Daly, Crowley, Mofford & Durkee, LLP 354A Turnpike St., Suite 301A Canton, Massachusetts 02021 (US)
Priority Data:
13/913,635 10.06.2013 US
Title (EN) SEMICONDUCTOR STRUCTURE HAVING COLUMN III-V ISOLATION REGIONS
(FR) STRUCTURE À SEMI-CONDUCTEUR À RÉGIONS D'ISOLATION DE COLONNE III-V
Abstract: front page image
(EN)A semiconductor structure provided having: a dielectric; a non-column III-V doped semiconductor layer disposed over the dielectric; and an isolation barrier comprising column III-V material disposed vertically through the semiconductor layer to the dielectric. In one embodiment, the semiconductor layer is silicon and has CMOS transistors disposed in the semiconductor layer above a first region of the dielectric and a III-V transistor disposed above a different region of the dielectric. The barrier electrically isolates the column III-V transistor from the CMOS transistors. In one embodiment, the structure includes a passive device disposed over the semiconductor layer and a plurality of laterally spaced III-V structures, the III-V structures being disposed under the passive device, the III-V structures passing vertically through the semiconductor layer to the insulating layer.
(FR)La présente invention concerne une structure à semi-conducteur comportant : un diélectrique ; une couche semi-conductrice dopée de matériaux autres que de colonne III-V disposée sur le diélectrique ; et une barrière d'isolation comprenant un matériau de colonne III-V disposée verticalement à travers la couche semi-conductrice jusqu'au diélectrique. Selon un mode de réalisation, la couche semi-conductrice est constituée de silicium et comporte des transistors CMOS disposés dans la couche semi-conductrice au-dessus d'une première région du diélectrique et un transistor III-V disposé au-dessus d'une région différente du diélectrique. La barrière isole électriquement le transistor de colonne III-V des transistors CMOS. Selon un mode de réalisation, la structure comprend un dispositif passif disposé sur la couche semi-conductrice et une pluralité de structures III-V espacées latéralement, les structures III-V étant disposées sous le dispositif passif, les structures III-V traversant verticalement la couche semi-conductrice jusqu'à la couche isolante.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)