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1. (WO2014199672) SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR ELEMENT MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/199672    International Application No.:    PCT/JP2014/055029
Publication Date: 18.12.2014 International Filing Date: 28.02.2014
IPC:
H01L 29/786 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 29/41 (2006.01), H01L 51/05 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP)
Inventors: SUGA, Katsuyuki;
Agent: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka 5300041 (JP)
Priority Data:
2013-122789 11.06.2013 JP
Title (EN) SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR ELEMENT MANUFACTURING METHOD
(FR) ÉLÉMENT SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体素子、および半導体素子の製造方法
Abstract: front page image
(EN)A material of topmost layers (14b, 15b) of a source electrode (14) and a drain electrode (15) of an organic TFT (1) has a smaller work function difference between the material and a material of a semiconductor layer (16) than a work function difference between the material of the semiconductor layer and a material of layers (14a, 14b) other than the topmost layers. Upper surfaces and side surfaces of the topmost layers of the source electrode (14) and the drain electrode (15) are directly in contact with the semiconductor layer (16), and there is a second gate insulating layer (12) between the layers other than the topmost layers and the semiconductor layer (16).
(FR)L'invention concerne un matériau de couches supérieures (14b, 15b) d'une électrode de source (14) et d'une électrode déversoir (15) d'un transistor en couches minces (TFT) organique (1) qui possède une plus petite différence de fonction de travail entre le matériau et un matériau d'une couche de semi-conducteur (16) qu'une différence de fonction de travail entre le matériau de la couche de semi-conducteur et un matériau de couches (14a, 14b) autres que les couches supérieures. Des surfaces supérieures et des surfaces latérales des couches supérieures de l'électrode de source (14) et de l'électrode déversoir sont directement en contact avec la couche de semi-conducteur (16), et il y a une seconde couche d'isolation de grille (12) entre les couches autres que les couches supérieures et la couche de semi-conducteur (16).
(JA) 有機TFT(1)のソース電極(14)およびドレイン電極(15)のそれぞれの最上層(14b,15b)の材料は、最上層以外の層(14a,14b)の材料よりも半導体層(16)の材料の仕事関数との差が小さい。ソース電極(14)およびドレイン電極(15)は、それぞれの最上層の上面および側面で半導体層(16)と直接接触し、最上層以外の層と半導体層(16)との間には、第2ゲート絶縁層(12)が介在している。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)