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1. (WO2014196890) PHASE DETECTOR AND PHASE-LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/196890    International Application No.:    PCT/RU2013/000469
Publication Date: 11.12.2014 International Filing Date: 06.06.2013
IPC:
H03L 7/089 (2006.01), H03L 7/107 (2006.01), H03D 13/00 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive, West Austin Texas, 78735 (US) (For All Designated States Except US).
VYDOLOB, Gennady Mihaylovich [RU/RU]; (RU) (US only)
Inventors: VYDOLOB, Gennady Mihaylovich; (RU)
Common
Representative:
FREESCALE SEMICONDUCTOR INC. [US/US]; c/o Optimus Patent Ltd. Grove House, Luytens Close, Chineham Court Basingstoke Hampsire RG24 8AG (GB)
Priority Data:
Title (EN) PHASE DETECTOR AND PHASE-LOCKED LOOP
(FR) DÉTECTEUR DE PHASE ET BOUCLE À VERROUILLAGE DE PHASE
Abstract: front page image
(EN)A phase detector (32) for generating a phase difference signal (UP, DOWN) indicative of a phase difference between a first bi-level signal of frequency F1 (Fref) and a second bi-level signal of frequency F2 (Ffb) is proposed. The phase detector may comprise a first detector input (16) for receiving the first bi-level signal, a second detector input (17) for receiving the second bi-level signal, a first flip-flop (4), a second flip-flop (5), a NAND gate (7), a first overphase detection unit (41), and a second overphase detection unit (42). An output of the first overphase detection unit (41) may be connected to a direct input (D) of the second flip-flop (5) and may be arranged to output the level "1" in response to F1 ≤ F2 and the level "0" in response to F1 > F2. An output of the second overphase detection unit (42) may be connected to a direct input (D) of the first flip-flop (4) and may be arranged to output the level "1" in response to F2 ≤ F1 and the level "0" in response to F2 > F1. A sawtooth characteristic of the phase difference signal (UP, DOWN) may thus be avoided. A phase-locked loop comprising the phase detector (32) is also described.
(FR)L'invention porte sur un détecteur de phase (32) pour générer un signal de différence de phase (HAUT, BAS) indicatif d'une différence de phase entre un premier signal à deux niveaux de fréquence F1 (Fref) et un second signal à deux niveaux de fréquence F2 (Ffb). Le détecteur de phase peut comprendre une première entrée de détecteur (16) pour recevoir le premier signal à deux niveaux, une seconde entrée de détecteur (17) pour recevoir le second signal à deux niveaux, une première bascule bistable (4), une seconde bascule bistable (5), une porte NON-ET (7), une première unité de détection de dépassement de phase (41), et une seconde unité de détection de dépassement de phase (42). Une sortie de la première unité de détection de dépassement de phase (41) peut être connectée à une entrée directe (D) de la seconde bascule bistable (5) et peut être conçue pour délivrer le niveau « 1 » en réponse à F1 ≤ F2 et le niveau « 0 » en réponse à F1 > F2. Une sortie de la seconde unité de détection de dépassement de phase (42) peut être connectée à une entrée directe (D) de la première bascule bistable (4) et peut être conçue pour délivrer le niveau « 1 » en réponse à F2 ≤ F1 et le niveau « 0 » en réponse à F2 > F1. Une caractéristique en dents de scie du signal de différence de phase (HAUT, BAS) peut ainsi être empêchée. Une boucle à verrouillage de phase comprenant le détecteur de phase (32) est également décrite.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)