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1. (WO2014193574) BUFFER CIRCUIT WITH DATA BIT INVERSION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/193574    International Application No.:    PCT/US2014/035556
Publication Date: 04.12.2014 International Filing Date: 25.04.2014
IPC:
G11C 7/10 (2006.01)
Applicants: RAMBUS INC. [US/US]; 1050 Enterprise Way, Suite 700 Sunnyvale, CA 94089 (US)
Inventors: BEST, Scott, C.; (US)
Agent: OVANEZIAN, Daniel, E.; Lowenstein Sandler LLP 65 Livingston Avenue Roseland, NJ 07068 (US)
Priority Data:
61/822,663 13.05.2013 US
Title (EN) BUFFER CIRCUIT WITH DATA BIT INVERSION
(FR) CIRCUIT TAMPON À INVERSION DES BITS D'INFORMATION
Abstract: front page image
(EN)A buffer circuit (403) includes a primary interface (404), a secondary interface (405), and an encoder/decoder circuit (407A, 407B). The primary interface is configured to communicate on an n-bit channel, wherein n parallel bits on the n-bit channel are coded using data bit inversion (DBI). The secondary interface is configured to communicate with a plurality of integrated circuit devices on a plurality of m-bit channels, each m-bit channel transmitting m parallel bits without using DBI. And the encoder/decoder circuit is configured to translate data words between the n-bit channel of the primary interface and the plurality of m-bit channels of the secondary interface.
(FR)Un circuit tampon (403) selon l'invention comprend une interface primaire (404), une interface secondaire (405) et un circuit codeur/décodeur (407A, 407B). L'interface primaire est configurée pour communiquer sur un canal à n bits, n bits parallèles sur le canal à n bits étant codés par inversion des bits d'information (DBI). L'interface secondaire est configurée pour communiquer avec une pluralité de dispositifs à circuit intégré sur une pluralité de canaux à m bits, chaque canal à m bits transmettant m bits parallèles sans utiliser la DBI. Le circuit codeur/décodeur est configuré pour transférer les mots de données entre le canal à n bits de l'interface primaire et la pluralité de canaux à m bits de l'interface secondaire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)