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1. (WO2014193375) ALLOCATION OF ALIAS REGISTERS IN A PIPELINED SCHEDULE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/193375    International Application No.:    PCT/US2013/043224
Publication Date: 04.12.2014 International Filing Date: 30.05.2013
IPC:
G06F 9/46 (2006.01), G06F 9/38 (2006.01), G06F 13/16 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: RONG, Hongbo; (US).
WANG, Cheng; (US).
PARK, Hyunchul; (US).
WU, Youfeng; (US)
Agent: EPSTEIN, Samuel I.; Trop, Pruner & Hu, P.C. 1616 S. Voss Rd., Ste. 750 Houston, Texas 77057-2631 (US)
Priority Data:
Title (EN) ALLOCATION OF ALIAS REGISTERS IN A PIPELINED SCHEDULE
(FR) ATTRIBUTION DE REGISTRES PAR PSEUDONYME DANS UN PROGRAMME EXÉCUTÉ EN PIPELINE
Abstract: front page image
(EN)In an embodiment, a system includes a processor including one or more cores and a plurality of alias registers to store memory range information associated with a plurality of operations of a loop. The memory range information references one or more memory locations within a memory. The system also includes register assignment means for assigning each of the alias registers to a corresponding operation of the loop, where the assignments are made according to a rotation schedule, and one of the alias registers is assigned to a first operation in a first iteration of the loop and to a second operation in a subsequent iteration of the loop. The system also includes the memory coupled to the processor. Other embodiments are described and claimed.
(FR)L'invention concerne, dans un mode de réalisation, un système qui comprend un processeur comprenant un ou plusieurs cœurs et une pluralité de registres par pseudonyme pour stocker des informations de plage de mémoire associées à une pluralité d'opérations d'une boucle. Les informations de plage de mémoire référencent un ou plusieurs emplacements de mémoire à l'intérieur d'une mémoire. Le système comprend aussi un moyen d'affectation de registres, afin d'attribuer chacun des registres par pseudonyme à une opération correspondante de la boucle, où les affectations se font selon un plan de rotation et l'un des registres par pseudonyme est attribué à une première opération dans une première itération de la boucle et à une seconde opération dans une itération ultérieure de la boucle. Le système comprend aussi la mémoire couplée au processeur. L'invention concerne et revendique d'autres modes de réalisation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)