WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2014192234) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/192234    International Application No.:    PCT/JP2014/002499
Publication Date: 04.12.2014 International Filing Date: 12.05.2014
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 29/739 (2006.01)
Applicants: FUJI ELECTRIC CO.,LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventors: YOSHIMOTO, Atsushi; (JP)
Agent: SUZUKI, Sohbe; NICHIEI Patent and Trademark Attorneys, Shiroyama Trust Tower 32F, 3-1, Toranomon 4-chome, Minato-ku, Tokyo 1056032 (JP)
Priority Data:
2013-114979 31.05.2013 JP
Title (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法
Abstract: front page image
(EN)This method for manufacturing a semiconductor device comprises: a step wherein a trench (2) is formed from the surface of a semiconductor substrate (1) of a first conductivity type in the depth direction; a step wherein a conductive layer (4) is formed within the trench with a first insulating film (3a) being interposed therebetween; a step wherein the conductive layer is divided into a gate electrode (4a) and an in-trench wiring layer (4b), which face each other, within the trench, and the gap between the gate electrode and the in-trench wiring layer is filled with a second insulating film (3e); a step wherein a channel formation region (7) of a second conductivity type is formed by introducing an impurity of the second conductivity type into the entire surface of the semiconductor substrate; and a step wherein a main electrode region (8) of the first conductivity type is selectively formed in a region that is a part of the channel formation region and is arranged along the surface opening of the trench.
(FR)La présente invention concerne un procédé de fabrication de dispositif à semi-conducteurs, comprenant les étapes suivantes : une étape consistant à former une tranchée (2) à partir de la surface d'un substrat semi-conducteur (1) d'un premier type de conductivité dans la direction de la profondeur ; une étape consistant à former une couche conductrice (4) dans la tranchée, un premier film isolant (3a) étant interposé entre ; une étape consistant à diviser la couche conductrice en une électrode de grille (4a) et une couche de câblage dans la tranchée (4b), lesquelles se font face mutuellement, dans la tranchée, l'interstice entre l'électrode de grille et la couche de câblage dans la tranchée étant rempli d'un second film isolant (3e) ; une étape consistant à former une région de formation de canal (7) d'un second type de conductivité en introduisant une impureté du second type de conductivité dans toute la surface du substrat semi-conducteur ; et une étape consistant à former sélectivement une région d'électrode principale (8) du premier type de conductivité dans une région qui est une partie de la région de formation de canal, et qui est agencée le long de la surface d'ouverture de la tranchée.
(JA) 半導体装置の製造方法は、第1導電型の半導体基板(1)の表面から深さ方向にトレンチ(2)を形成する工程と、トレンチ内に第1絶縁膜(3a)を介して導電層(4)を形成する工程と、トレンチの内部において導電層を分割して互いに対向するゲート電極(4a)とトレンチ内配線層(4b)に分割し、ゲート電極とトレンチ内配線層との間隙を第2絶縁膜(3e)で充填する工程と、半導体基板の表面の全面に第2導電型の不純物を導入して第2導電型のチャネル形成領域(7)を形成する工程と、チャネル形成領域の一部となるトレンチの表面開口部に沿って接する領域に第1導電型の主電極領域(8)を選択的に形成する工程とを含む。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)