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Pub. No.:    WO/2014/192153    International Application No.:    PCT/JP2013/065275
Publication Date: 04.12.2014 International Filing Date: 31.05.2013
G06F 7/00 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: YOSHIMURA Chihiro; (JP).
YAMAOKA Masanao; (JP).
SEKIGUCHI Tomonori; (GB).
TOMARU Tatsuya; (JP)
Agent: POLAIRE I.P.C.; 7-1, Hatchobori 2-chome, Chuo-ku, Tokyo 1040032 (JP)
Priority Data:
(JA) 半導体装置
Abstract: front page image
(EN)An objective of the present invention is to provide an easily fabricated device whereby it is possible to derive a ground state of an arbitrary Ising model. A semiconductor device comprises a first memory cell, and a second memory cell which interacts with the first memory cell. The storage content of the first memory cell and the second memory cell is stochastically inverted. The storage content is stochastically inverted by a threshold voltage of the first and second memory cell being lowered. The threshold voltage of the first and second memory cells is lowered by controlling a substrate bias, a power supply voltage, or a trip point, of the first and second memory cells.
(FR)La présente invention vise à fournir un dispositif facilement fabriqué par lequel il est possible de dériver un état fondamental d'un modèle Ising arbitraire. Un dispositif à semi-conducteurs comprend une première cellule de mémoire et une seconde cellule de mémoire qui entre en interaction avec la première cellule de mémoire. Le contenu de stockage de la première cellule de mémoire et la seconde cellule de mémoire est inversé de manière aléatoire. Le contenu de stockage est inversé de manière aléatoire par une tension seuil des première et seconde cellules de mémoire en cours d'abaissement. La tension seuil des première et de seconde cellules de mémoire est abaissée suivant une commande de polarisation d'un substrat, une tension d'alimentation ou un point de déclenchement, des première et seconde cellules de mémoire.
(JA) 容易に製造できる任意のイジングモデルの基底状態を求めることのできる装置を提供することを目的とする。半導体装置は、第1のメモリセルと、第1のメモリセルと相互作用する第2のメモリセルとを有し、第1のメモリセルと第2のメモリセルの記憶内容が確率的に反転させられる。第1および第2のメモリセルの閾値電圧が下げられることで記憶内容が確率的に反転させられる。第1および第2のメモリセルの基板バイアスまたは電源電圧またはトリップポイントが制御されることによって、第1および第2のメモリセルの閾値電圧が下げられる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)