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1. (WO2014188945) MANUFACTURING METHOD FOR WIRING BOARD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/188945    International Application No.:    PCT/JP2014/062928
Publication Date: 27.11.2014 International Filing Date: 15.05.2014
IPC:
H05K 3/28 (2006.01), H01L 23/12 (2006.01)
Applicants: MITSUBISHI PAPER MILLS LIMITED [JP/JP]; 2-10-14, Ryogoku, Sumida-ku Tokyo 1300026 (JP)
Inventors: TOYODA Yuji; (JP).
GOKAN Norihiko; (JP).
KAWAI Noriyuki; (JP).
NAKAGAWA Kunihiro; (JP)
Agent: NAKAMURA Shizuo; 3rd Fl, ST Bldg., 24-10, Taito 2-chome, Taito-ku, Tokyo 1100016 (JP)
Priority Data:
2013-107932 22.05.2013 JP
2013-125178 14.06.2013 JP
2013-131839 24.06.2013 JP
2013-139706 03.07.2013 JP
2013-142482 08.07.2013 JP
2013-147430 16.07.2013 JP
2013-150824 19.07.2013 JP
2013-150825 19.07.2013 JP
2014-086392 18.04.2014 JP
2014-090220 24.04.2014 JP
Title (EN) MANUFACTURING METHOD FOR WIRING BOARD
(FR) PROCÉDÉ DE FABRICATION DE CARTE DE CÂBLAGE
(JA) 配線基板の製造方法
Abstract: front page image
(EN)The present invention is a manufacturing method for a wiring board, which is characterized in including steps for: (A) forming solder mask layers of different thickness on both surfaces of a circuit board; (C1) for a solder mask layer of a first surface which is of thinner thickness than a solder mask layer of a second surface, exposing portions other than areas to be thinned in step (B), which is a later step; (C2) for the solder mask layer of the second surface, exposing portions other than areas to be developed in step (D), which is a later step; (B) by way of a thin-film processing solution, thinning the solder mask layer of the first surface of the non-exposed portions until reaching thicknesses that are less than or equal to connection pads; (C3) for the solder mask layer of the first surface, exposing the area-portions that have been thinned in step (B); and (D) removing, by way of a developer solution, the solder mask layers of the non-exposed portions of the second surface.
(FR)La présente invention porte sur un procédé de fabrication d'une carte de câblage, qui est caractérisé par les étapes consistant à : (A) former des couches de masque de soudure de différentes épaisseurs sur les deux surfaces d'une carte de circuit ; (C1) pour une couche de masque de soudure d'une première surface, qui a une plus petite épaisseur qu'une couche de masque de soudure d'une seconde surface, exposer des parties autres que des zones à amincir dans l'étape (B), qui est une étape ultérieure ; (C2) pour la couche de masque de soudure de la seconde surface, exposer des parties autres que des zones à développer dans l'étape (D), qui est une étape ultérieure ; (B) au moyen d'une solution de traitement de film mince, amincir la couche de masque de soudure de la première surface des parties non exposées jusqu'à atteindre des épaisseurs qui sont inférieures ou égales à celle de plots de liaison ; (C3) pour la couche de masque de soudure de la première surface, exposer les parties de zone qui ont été amincies dans l'étape (B) ; et (D) éliminer, au moyen d'une solution de développement, les couches de masque de soudure des parties non exposées de la seconde surface.
(JA)(A)回路基板の両表面に、厚さの異なるソルダーレジスト層が形成される工程、(C1)第二面のソルダーレジスト層よりも厚さが薄い第一面のソルダーレジスト層に対して、後工程である工程(B)において薄膜化される領域以外の部分が露光される工程、(C2)第二面のソルダーレジスト層に対して、後工程である工程(D)において現像される領域以外の部分が露光される工程、(B)薄膜化処理液によって、接続パッドの厚さ以下になるまで、非露光部の第一面のソルダーレジスト層が薄膜化される工程、(C3)第一面のソルダーレジスト層に対して、工程(B)において薄膜化された領域部分が露光される工程、(D)第二面の非露光部のソルダーレジスト層が、現像液によって除去される工程、を含むことを特徴とする配線基板の製造方法。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)