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Pub. No.:    WO/2014/188484    International Application No.:    PCT/JP2013/063933
Publication Date: 27.11.2014 International Filing Date: 20.05.2013
H01L 27/105 (2006.01), G11C 13/00 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: SASAGO Yoshitaka; (JP).
MINEMURA Hiroyuki; (JP).
MIURA Seiji; (JP).
HANZAWA Satoru; (JP)
Agent: HIRAKI Yusuke; Atago Green Hills MORI Tower 32F, 5-1, Atago 2-chome, Minato-ku, Tokyo 1056232 (JP)
Priority Data:
(JA) 半導体記憶装置
Abstract: front page image
(EN)The purpose of the present invention is to provide a semiconductor storage device such that read operations are performed in parallel to increase the read transfer rate, while a voltage drop when a large current is applied to a memory chain is suppressed, and the number of peripheral circuits for supplying power is decreased and chip area is reduced. A semiconductor storage device according to the present invention is provided with: planar upper and lower electrodes; first and second selection transistors which extend in each of first and second directions; and wiring disposed between the first selection transistors and the second selection transistors. The wiring and the lower electrode are electrically insulated from each other when the first selection transistors are OFF (see FIG. 2).
(FR)La présente invention concerne la fourniture d'un dispositif de stockage à semi-conducteurs, de sorte que des opérations de lecture soient réalisées en parallèle pour augmenter le taux de transfert de lecture, tandis que l'on supprime une chute de tension, survenant lorsqu'un courant important est appliqué à une chaîne de mémoire et le nombre de circuits périphériques destinés à fournir l'alimentation est diminué et l'espace des puces est réduit. Un dispositif de stockage à semi-conducteurs selon l'invention comprend : des électrodes planes, supérieure et inférieure ; des premiers et seconds transistors de sélection, qui s'étendent dans chacune de première et seconde directions ; et un câblage disposé entre les premiers transistors de sélection et les seconds transistors de sélection. Le câblage et l'électrode inférieure sont électriquement isolés l'un de l'autre lorsque les premiers transistors de sélection sont désactivés (voir FIG. 2).
(JA) 本発明は、メモリチェインに大電流を流す際の電圧降下を抑制し、給電のための周辺回路の個数を減らしてチップ面積を低減しつつ、読出動作を並列実施して読出転送レートを高めることができる、半導体記憶装置を提供することを目的とする。 本発明に係る半導体記憶装置は、平板状の上下電極、第1および第2方向にそれぞれ延伸する第1および第2選択トランジスタ、第1選択トランジスタと第2選択トランジスタの間に配置された配線を備え、前記配線と下部電極の間は第1選択トランジスタをOFFすることによって互いに電気的に絶縁されるように構成されている(図2参照)。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)