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1. (WO2014187080) ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR AND DISPLAY DEVICE THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/187080    International Application No.:    PCT/CN2013/086759
Publication Date: 27.11.2014 International Filing Date: 08.11.2013
IPC:
H01L 21/77 (2006.01), H01L 21/28 (2006.01), H01L 29/786 (2006.01), G02F 1/1362 (2006.01)
Applicants: BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No. 10 Jiuxianqiao Rd., Chaoyang District Beijing 100015 (CN)
Inventors: CHOI, Seungjin; (CN).
KIM, Heecheol; (CN).
SONG, Youngsuk; (CN).
YOO, Seongyeol; (CN)
Agent: LIU, SHEN & ASSOCIATES; 10th Floor, Building 1, 10 Caihefang Road, Haidian District Beijing 100080 (CN)
Priority Data:
201310193797.7 22.05.2013 CN
Title (EN) ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR AND DISPLAY DEVICE THEREOF
(FR) SUBSTRAT DE RÉSEAU, SON PROCÉDÉ DE FABRICATION ET SON DISPOSITIF D'AFFICHAGE
(ZH) 阵列基板、其制造方法及显示装置
Abstract: front page image
(EN)An array substrate, a manufacturing method therefor and a display device thereof. The method includes: forming a gate metal layer on a substrate (31), forming patterns including gates (32) and gate lines by patterning processes; successively forming an insulating layer (38), a semiconductor material layer and a source/drain metal layer on the substrate (31) with patterns of gates (32) and gate lines formed thereon, forming patterns including a semiconductor layer (33a), source/drain electrodes (34) and data lines (35) by the patterning processes, wherein the patterns of the source/drain electrodes (34) are consistent with the patterns of the semiconductor layer (33a); forming a first transparent conductive layer on the substrate (31) with the semiconductor layer (33a), the source/drain electrodes (34) and the data lines (35) formed thereon, forming the patterns of the first transparent electrodes (36) by the patterning processes, and forming gaps (39) on the patterns of the source/drain electrodes (34) to form the patterns of sources (341) and drains (342).
(FR)La présente invention concerne un substrat de réseau, son procédé de fabrication et son dispositif d'affichage. Le procédé comprend les étapes consistant à : former une couche métallique de grille sur un substrat (31), former des motifs comprenant des grilles (32) et des lignes de grille au moyen de processus de formation de motifs ; former successivement une couche isolante (38), une couche de matériau semi-conducteur et une couche métallique de source/drain sur le substrat (31), des motifs de grilles (32) et de lignes de grille étant formés sur celles-ci, former des motifs comprenant une couche semi-conductrice (33a), des électrodes de source/drain (34) et des lignes de données (35) au moyen des processus de formation de motifs, lesquels motifs des électrodes de source/drain (34) sont en accord avec les motifs de la couche semi-conductrice (33a) ; former une première couche conductrice transparente sur le substrat (31), la couche semi-conductrice (33a), les électrodes de source/drain (34) et les lignes de données (35) étant formées sur celle-ci, former les motifs des premières électrodes transparentes (36) au moyen des processus de formation de motifs, et former des intervalles (39) sur les motifs des électrodes de source/drain (34) pour former les motifs des sources (341) et des drains (342).
(ZH)一种阵列基板、其制造方法及显示装置。该方法包括:在基板(31)上形成栅极金属层,通过构图工艺形成包括栅极(32)和栅线的图案;在形成有栅极(32)和栅线图案的基板(31)上依次形成绝缘层(38)、半导体材料层和源/漏金属层,通过构图工艺形成包括半导体层(33a)、源/漏电极(34)和数据线(35)的图案,其中源/漏电极(34)的图案与半导体层(33a)的图案一致;在形成有半导体层(33a)、源/漏电极(34)和数据线(35)图案的基板(31)上形成第一透明导电层,通过构图工艺形成第一透明电极(36)的图案,并在源/漏电极(34)的图案上形成间隙(39)以形成源极(341)和漏极(342)的图案。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)