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1. (WO2014185436) HIGH-FREQUENCY AMPLIFICATION CIRCUIT AND METHOD FOR SETTING CONTROL VOLTAGE FOR HIGH-FREQUENCY AMPLIFICATION CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/185436    International Application No.:    PCT/JP2014/062769
Publication Date: 20.11.2014 International Filing Date: 14.05.2014
IPC:
H03F 1/22 (2006.01), H03F 3/193 (2006.01)
Applicants: MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP)
Inventors: WAKAKI, Ken; (JP)
Agent: KAEDE PATENT ATTORNEYS' OFFICE; 1-4-34, Noninbashi, Chuo-ku, Osaka-shi, Osaka 5400011 (JP)
Priority Data:
2013-104625 17.05.2013 JP
Title (EN) HIGH-FREQUENCY AMPLIFICATION CIRCUIT AND METHOD FOR SETTING CONTROL VOLTAGE FOR HIGH-FREQUENCY AMPLIFICATION CIRCUIT
(FR) CIRCUIT D'AMPLIFICATION HAUTE FRÉQUENCE ET PROCÉDÉ POUR RÉGLER UNE TENSION DE COMMANDE POUR UN CIRCUIT D'AMPLIFICATION HAUTE FRÉQUENCE
(JA) 高周波増幅回路および高周波増幅回路の制御電圧設定方法
Abstract: front page image
(EN)A high-frequency amplification circuit (11) has a configuration wherein first and second FET (101, 102) are connected in cascade. The gate of the first FET (101) is connected to a high-frequency input terminal (PIN), and the drain of the second FET (102) is connected to a high-frequency output terminal (POUT). The source of the first FET (101) is connected to the ground, and the drain of the first FET (101) is connected to the source of the second FET (102). A driving voltage (VDD) is applied to the drain of the second FET (102). A bias setting unit (21) is connected to the gate of the second FET (102). The bias setting unit (21) sets a second control voltage (VBIAS2) for the second FET (102) so that the connection point voltage (Vmid) of the drain of the first FET (101) and the source of the second FET (102) is generally a half of the driving voltage (VDD).
(FR)L'invention porte sur un circuit d'amplification haute fréquence (11) qui possède une configuration dans laquelle des premier et second FET (101, 102) sont connectés en cascade. La grille du premier FET (101) est connectée à une borne d'entrée haute fréquence (PIN), et le drain du second FET (102) est connecté à une borne de sortie haute fréquence (POUT). La source du premier FET (101) est connectée à la masse, et le drain du premier FET (101) est connecté à la source du second FET (102). Une tension de pilotage (VDD) est appliquée au drain du second FET (102). Une unité de réglage de polarisation (21) est connectée à la grille du second FET (102). L'unité de réglage de polarisation (21) règle une seconde tension de commande (VBIAS2) pour le second FET (102) de telle sorte que la tension de point de connexion (Vmid) du drain du premier FET (101) et de la source du second FET (102) est généralement la moitié de la tension de pilotage (VDD).
(JA)高周波増幅回路(11)は、第1、第2のFET(101,102)がカスコード接続された構成からなる。第1のFET(101)のゲートが高周波入力端子(PIN)に接続され、第2のFET(102)のドレインが高周波出力端子(POUT)に接続されている。第1のFET(101)のソースがグランドに接続され、第1のFET(101)のドレインと第2のFET(102)のソースが接続されている。第2のFET(102)のドレインに駆動電圧(VDD)が印加される。第2のFET(102)のゲートにはバイアス設定部(21)が接続されている。バイアス設定部(21)は、第1のFET(101)のドレインと第2のFET(102)のソースの接続点電圧(Vmid)が駆動電圧(VDD)の略半分になるように、第2のFET(102)に対する第2制御電圧(VBIAS2)を設定する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)