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1. (WO2014182962) SEMICONDUCTOR DEVICE AND METHOD OF MAKING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/182962    International Application No.:    PCT/US2014/037388
Publication Date: 13.11.2014 International Filing Date: 08.05.2014
IPC:
H01L 21/98 (2006.01), H05K 3/10 (2006.01)
Applicants: DECA TECHNOLOGIES INC. [US/US]; 7855 South River Parkway, Ste. 111 Tempe, AZ 85284 (US)
Inventors: SCANLAN, Christopher, M.; (US).
OLSON, Timothy, L.; (US)
Agent: BOOTH, Kenneth, C.; Booth Udall Fuller, PLC 1255 W. Rio Salado Pkwy., Ste. 215 Tempe, AZ 85281 (US)
Priority Data:
13/891,056 09.05.2013 US
Title (EN) SEMICONDUCTOR DEVICE AND METHOD OF MAKING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEURS
Abstract: front page image
(EN)A semiconductor device and method of making a semiconductor device is described, An embedded die panel comprising a plurality of semiconductor die separated by saw streets is provided. A conductive layer is formed by an electroless plating process, the conductive layer comprising bussing lines disposed in the saw streets and a redistribution layer (RDL) coupled to the semiconductor die and bussing lines. An insulating layer is formed over the conductive layer and embedded die panel, the insulating layer comprising openings disposed over the conductive layer outside a footprint of the semiconductor die. Interconnect structures are formed in the openings in the insulating layer by using the conductive layer as part of an electroplating process. The embedded die panel is singulated through the saw streets after forming the interconnect structures to remove the bussing lines and to form individual fan-out wafer level packages.
(FR)L'invention porte sur un dispositif à semi-conducteurs et sur un procédé de fabrication d'un dispositif à semi-conducteurs. Un panneau à puces intégrées comprend une pluralité de puces semi-conductrices séparées par des lignes de coupe. Une couche conductrice est formée par un procédé de dépôt autocatalytique, la couche semi-conductrice comprenant des lignes d'interconnexion par bus disposées dans les lignes de coupe et une couche de redistribution (RDL) couplée à la puce semi-conductrice et aux lignes d'interconnexion par bus. Une couche isolante est formée sur la couche conductrice et le panneau à puces intégrées, la couche isolante comprenant des ouvertures disposées sur la couche conductrice en dehors d'une empreinte de la puce semi-conductrice. Des structures d'interconnexion sont formées dans les ouvertures dans la couche isolante par utilisation de la couche conductrice en tant que partie du processus de dépôt autocatalytique. Le panneau à puces intégrées est séparé au niveau des lignes de coupe après formation des structures d'interconnexion pour éliminer les lignes d'interconnexion par bus et pour former des boîtiers sur tranche écartés en éventail individuels (FOWLP).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)