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1. (WO2014181766) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/181766    International Application No.:    PCT/JP2014/062147
Publication Date: 13.11.2014 International Filing Date: 02.05.2014
IPC:
H01L 25/065 (2006.01), H01L 23/00 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Applicants: PS4 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, Luxembourg L2121 (LU) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
HATAKEYAMA, Koichi [JP/JP]; (JP) (US only).
ITO, Youkou [JP/JP]; (JP) (US only)
Inventors: HATAKEYAMA, Koichi; (JP).
ITO, Youkou; (JP)
Agent: IKEDA, Noriyasu; Hibiya Daibiru Bldg., 2-2, Uchisaiwaicho 1-chome, Chiyoda-ku, Tokyo 1000011 (JP)
Priority Data:
2013-097424 07.05.2013 JP
Title (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FABRICATION DE CELUI-CI
(JA) 半導体装置及び半導体装置の製造方法
Abstract: front page image
(EN)Provided is a technology of reducing generation of peeling between a sealing resin and a semiconductor chip due to pressure relating to a semiconductor chip end section where internal stress of the sealing resin specially concentrates. The present invention provides a semiconductor device wherein at least a rear surface end section of a semiconductor chip has a rough surface portion, and a method for manufacturing the semiconductor device.
(FR)L'invention fournit une technique réduisant le risque de décollement entre une résine de scellement et une puce à semi-conducteur du fait d'une pression appliquée sur une partie extrémité de la puce à semi-conducteur concentrant tout particulièrement la contrainte interne de la résine de scellement. Plus précisément, l'invention fournit un dispositif à semi-conducteurs et un procédé de fabrication de celui-ci, lequel dispositif à semi-conducteurs possède une face rugueuse sur au moins une face extrémité de la face envers de la puce à semi-conducteur.
(JA) 封止樹脂の内部応力が特に集中する半導体チップの端部に係る圧力による封止樹脂と半導体チップとの間での剥離の発生を低減する技術を提供する。本発明は、半導体チップの裏面の少なくとも端部に粗面部を有する半導体装置及びその製造方法を提供する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)