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1. (WO2014178262) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2014/178262    International Application No.:    PCT/JP2014/060084
Publication Date: 06.11.2014 International Filing Date: 07.04.2014
Chapter 2 Demand Filed:    14.10.2014    
IPC:
H01L 27/04 (2006.01), H01L 21/28 (2006.01), H01L 21/329 (2006.01), H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01), H01L 29/41 (2006.01), H01L 29/78 (2006.01), H01L 29/861 (2006.01), H01L 29/868 (2006.01)
Applicants: NISSAN MOTOR CO., LTD. [JP/JP]; 2, Takara-cho, Kanagawa-ku, Yokohama-shi, Kanagawa 2210023 (JP)
Inventors: NI, Wei; (JP).
MARUI, Toshiharu; (JP).
EMORI, Kenta; (JP).
HAYASHI, Tetsuya; (JP)
Agent: MIYOSHI, Hidekazu; Toranomon Kotohira Tower, 2-8, Toranomon 1-chome, Minato-ku, Tokyo 1050001 (JP)
Priority Data:
2013-095313 30.04.2013 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ POUR LE FABRIQUER
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)This semiconductor device is provided with: a gate electrode (8) that is embedded in a lateral part of a groove (5) with a gate insulating film (7) being interposed therebetween, said groove (5) penetrating through a source region (4) and a well region (3) and reaching a drift region (2); an anode region (15) that is embedded within a contact hole (10) with an interlayer insulating film (9) being interposed therebetween, said contact hole (10) being surrounded by the gate electrode (8); and a P-type first electric field attenuated region (23) that is adjacent to the bottom surface of the gate electrode (8) with the gate insulating film (7) being interposed therebetween. The bottom surface of the anode region (15) forms a junction with an N-type semiconductor region (the drift region (2)), thereby forming a diode.
(FR)Le dispositif à semi-conducteurs de l’invention comprend : une électrode de porte (8) qui est intégrée dans une partie latérale d’une rainure (5) avec un film isolant de porte (7) interposé entre les deux, ladite rainure (5) pénétrant dans une région de source (4) et une région de puits (3) et atteignant une région de dérive (2) ; une région d’anode (15) qui est intégrée dans un trou de contact (10), un film isolant inter-couche (9) étant interposé entre les deux, ledit trou de contact (10) étant entouré par l’électrode de porte (8) ; et une première région à champ électrique atténué de type P (23) qui est adjacente à la surface inférieure de l’électrode de porte (8), le film isolant de porte (7) étant interposé entre les deux. La surface inférieure de la région d’anode (15) forme une jonction avec une région à semi-conducteurs de type N (la région de dérive (2)), formant ainsi une diode.
(JA) 半導体装置は、ソース領域4及びウェル領域3を貫通してドリフト領域2に至る溝5の側部にゲート絶縁膜7を介して埋め込まれたゲート電極8と、層間絶縁膜9を介してゲート電極8により囲まれたコンタクトホール10の内部に埋め込まれたアノード領域15と、ゲート電極8の底面にゲート絶縁膜7を介して隣接するP型の第1の電界緩和領域23とを備える。アノード領域15の底面はN型の半導体領域(ドリフト領域2)と接合してダイオードを形成する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)