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1. WO2014024266 - SEMICONDUCTOR DEVICE PRODUCING METHOD AND SEMICONDUCTOR DEVICE

Publication Number WO/2014/024266
Publication Date 13.02.2014
International Application No. PCT/JP2012/070145
International Filing Date 08.08.2012
IPC
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18
the devices having semiconductor bodies comprising elements of the fourth group of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
334
Multistep processes for the manufacture of devices of the unipolar type
335
Field-effect transistors
336
with an insulated gate
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29
Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
66
Types of semiconductor device
68
controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified, or switched
76
Unipolar devices
772
Field-effect transistors
78
with field effect produced by an insulated gate
H01L 21/336 (2006.01)
H01L 29/78 (2006.01)
CPC
H01L 29/0657
H01L 29/42372
H01L 29/4238
H01L 29/456
H01L 29/66666
H01L 29/7827
Applicants
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Unisantis Electronics Singapore Pte. Ltd. [SG/SG]; ノースブリッジロード 111、ペニンシュラ プラザ、#16-04 111, North Bridge Road, #16-04, Peninsula Plaza 179098, SG (AllExceptUS)
  • 舛岡 富士雄 MASUOKA Fujio [JP/JP]; JP (UsOnly)
  • 中村 広記 NAKAMURA Hiroki [JP/JP]; JP (UsOnly)
Inventors
  • 舛岡 富士雄 MASUOKA Fujio; JP
  • 中村 広記 NAKAMURA Hiroki; JP
Agents
  • 辻居 幸一 TSUJII Koichi; 東京都千代田区丸の内3丁目3番1号 新東京ビル 中村合同特許法律事務所 NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355, JP
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) SEMICONDUCTOR DEVICE PRODUCING METHOD AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法、及び、半導体装置
Abstract
(EN)
The present invention addresses the problem of providing a method for producing a SGT, which is a metal gate, and a structure of the SGT obtained by the method. The method reduces a parasitic capacitance between a gate wiring and a substrate, uses a thin gate material, and is self-alignment process. The above-described problem is addressed by the following configuration. A fin-like silicon layer is formed on a silicon substrate, a first insulating film is formed around the fin-like silicon layer, and a columnar silicon layer is formed above the fin-like silicon layer. The columnar silicon layer has a diameter that is the same as the width of the fin-like silicon layer. Then, a gate insulating film is formed around the columnar silicon layer, and a metal film and a polysilicon film are formed around the gate insulating film. The polysilicon film has a thickness smaller than the diameter of the columnar silicon layer. A third resist is formed for forming a gate wiring, the gate wiring is formed by anisotropic etching, and a fourth resist is deposited. The polysilicon film on the side wall above the columnar silicon layer is exposed, the polysilicon film thus exposed is removed by etching, the fourth resist is removed, the metal film is removed by etching, and a gate electrode that is connected to the gate wiring is formed.
(FR)
La présente invention aborde le problème de fourniture d'un procédé de fabrication d'un transistor SGT, qui est une grille métallique, et une structure du transistor SGT obtenue par le procédé. Le procédé réduit une capacité parasite entre un câblage de grille et un substrat, utilise un matériau de grille mince, et est un processus à auto-alignement. Le problème décrit ci-dessus est traité par la configuration suivante. Une couche de silicium en forme d'ailette est formée sur un substrat de silicium, un premier film isolant est formé autour de la couche de silicium en forme d'ailette, et une couche de silicium en colonne est formée au-dessus de la couche de silicium en forme d'ailette. La couche de silicium en colonne possède un diamètre qui est le même que la largeur de la couche de silicium en forme d'ailette. Ensuite, un film isolant de grille est formé autour de la couche de silicium en colonne, et un film métallique et un film de polysilicium sont formés autour du film isolant de grille. Le film de polysilicium possède une épaisseur inférieure au diamètre de la couche de silicium en colonne. Un troisième résist est formé pour former un câblage de grille, le câblage de grille est formé par gravure anisotrope, et un quatrième résist est déposé. Le film de polysilicium sur la paroi latérale au-dessus de la couche de silicium en colonne est exposé, le film de polysilicium ainsi exposé est retiré par gravure, le quatrième résist est retiré, le film métallique est retiré par gravure, et une électrode de grille qui est connectée au câblage de grille est formée.
(JA)
 ゲート配線と基板間の寄生容量を低減し、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるSGTの製造方法とその結果得られるSGTの構造を提供することを課題とする。 シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成し、前記柱状シリコン層の直径は前記フィン状シリコン層の幅と同じであって、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いのであって、ゲート配線を形成するための第3のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することにより、上記課題を解決する。
Also published as
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