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1. (WO2013163021) METHODS FOR MANUFACTURING METAL GATES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/163021 International Application No.: PCT/US2013/037321
Publication Date: 31.10.2013 International Filing Date: 19.04.2013
IPC:
H01L 21/8238 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/78 (2006.01)
Applicants: LU, Xinliang[US/US]; US (US)
GANGULI, Seshadri[US/US]; US (US)
NOORI, Atif[US/US]; US (US)
MAHAJANI, Maitreyee[US/US]; US (US)
CHEN, Shih Chung; US (US)
LEI, Yu[CN/US]; US (US)
FU, Xinyu[CN/US]; US (US)
TANG, Wei[CN/US]; US (US)
Gandikota, Srinivas[US/US]; US (US)
APPLIED MATERIALS, INC.[US/US]; 3050 Bowers Avenue Santa Clara, California 95054, US (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
Inventors: LU, Xinliang; US
GANGULI, Seshadri; US
NOORI, Atif; US
MAHAJANI, Maitreyee; US
CHEN, Shih Chung; US
LEI, Yu; US
FU, Xinyu; US
TANG, Wei; US
Gandikota, Srinivas; US
Agent: CRISTALDI, Michelle A.; Servilla Whitney LLC 33 Wood Avenue South Second Floor, Suite 210 Iselin, New Jersey 08830, US
Priority Data:
13/865,28518.04.2013US
61/638,74826.04.2012US
Title (EN) METHODS FOR MANUFACTURING METAL GATES
(FR) PROCÉDÉS DE FABRICATION DE GRILLES EN MÉTAL
Abstract: front page image
(EN) Provided are methods for making metal gates suitable for FinFET structures. The methods described herein generally involve forming a high-k dielectric material on a semiconductor substrate; depositing a high-k dielectric cap layer over the high-k dielectric material; depositing a PMOS work function layer having a positive work function value; depositing an NMOS work function layer; depositing an NMOS work function cap layer over the NMOS work function layer; removing at least a portion of the PMOS work function layer or at least a portion of the NMOS work function layer; and depositing a fill layer. Depositing a high-k dielectric cap layer, depositing a PMOS work function layer or depositing a NMOS work function cap layer may comprise atomic layer deposition of TiN, TiSiN, or TiAlN. Either PMOS or NMOS may be deposited first.
(FR) L'invention concerne des procédés consistant à fabriquer des grilles de métal convenant aux structures FinFET. Les procédés ci-décrits consistent généralement à former un matériau diélectrique à fort k sur un substrat semi-conducteur ; à déposer une couche de couvercle diélectrique à fort k sur le matériau diélectrique à fort k ; à déposer une couche de fonction de travail PMOS ayant une valeur de fonction de travail positive ; à déposer une couche de fonction de travail NMOS ; à déposer une couche de couvercle de fonction de travail NMOS sur la couche de fonction de travail NMOS ; à retirer au moins une partie de la couche de fonction de travail PMOS ou au moins une partie de la couche de fonction de travail NMOS ; et à déposer une couche de remplissage. Le dépôt d'une couche de couvercle diélectrique à fort k, le dépôt d'une couche de fonction de travail PMOS ou le dépôt d'une couche de couvercle de fonction de travail NMOS peut consister en un dépôt en couches atomiques de TiN, TiSiN, ou TiAlN. Le PMOS comme le NMOS peut être déposé en premier.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)