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1. (WO2013161891) CHIP-ON-WAFER BONDING METHOD AND BONDING DEVICE, AND STRUCTURE COMPRISING CHIP AND WAFER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/161891 International Application No.: PCT/JP2013/062100
Publication Date: 31.10.2013 International Filing Date: 24.04.2013
IPC:
H01L 21/60 (2006.01) ,H01L 25/065 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01) ,H05K 3/32 (2006.01)
Applicants: SUGA Tadatomo[JP/JP]; JP
BONDTECH CO., LTD.[JP/JP]; 1-25, Nishinohata, Okubo-cho, Uji-shi, Kyoto 6110033, JP
Inventors: SUGA Tadatomo; JP
YAMAUCHI Akira; JP
Agent: SONODA Yoshitaka; SONODA & KOBAYASHI, 34th Floor, Shinjuku Mitsui Building, 1-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 1630434, JP
Priority Data:
2012-09915224.04.2012JP
2012-27591518.12.2012JP
2013-03498825.02.2013JP
Title (EN) CHIP-ON-WAFER BONDING METHOD AND BONDING DEVICE, AND STRUCTURE COMPRISING CHIP AND WAFER
(FR) PROCÉDÉ D'ASSEMBLAGE DE PUCE SUR TRANCHE, DISPOSITIF D'ASSEMBLAGE ET STRUCTURE COMPRENANT UNE PUCE ET UNE TRANCHE
(JA) チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
Abstract: front page image
(EN) [Problem] To provide a technique for efficiently bonding a chip to a wafer without leaving undesirable residue such as resin on the bonding interface, establishing electrical connections between the chip and wafer or among a plurality of layered chips, and increasing mechanical strength. [Solution] The method of the present invention for bonding a plurality of chips with chip-side bonding surfaces comprising metal regions to a substrate comprising a plurality of bonding sections is provided with the following steps: (S1) wherein the metal regions of the chip-side bonding surfaces are subjected to a surface activation treatment and a hydrophilization treatment; a step (S2) wherein the bonding sections of the substrate are subjected to a surface activation treatment and a hydrophilization treatment; a step (S3) wherein each of the plurality of chips, which have been subjected to the surface activation treatment and the hydrophilization treatment, is attached to the corresponding bonding section on the substrate, which has been subjected to the surface activation treatment and the hydrophilization treatment, so that the metal regions of the chips are in contact with the bonding sections of the substrate; and a step (S4) wherein the structure comprising the substrate and the plurality of chips attached to the substrate is heated.
(FR) Cette invention concerne une technique qui assure l'assemblage efficace d'une puce sur une tranche sans laisser de résidus indésirables tels que de la résine sur l'interface d'assemblage, l'établissement de liaisons électriques entre la puce et la tranche ou parmi une pluralité de puces en couches superposées, et l'accroissement de la résistance mécanique. Ledit procédé d'assemblage d'une pluralité de puces présentant des surfaces d'assemblage côté puce qui comprennent des régions métalliques, à un substrat comprenant une pluralité de sections d'assemblage, comprend les étapes consistant à : (S1) soumettre les régions métalliques des surfaces d'assemblage côté puce à un traitement d'activation de surface et à un traitement d'hydrophilisation ; (S2) soumettre les sections d'assemblage du substrat à un traitement d'activation de surface et à un traitement d'hydrophilisation ; (S3) fixer chacune desdites puces qui ont subi le traitement d'activation de surface et le traitement d'hydrophilisation à la section d'assemblage correspondante sur le substrat qui a subi le traitement d'activation de surface et le traitement d'hydrophilisation, de façon à mettre en contact les régions métalliques des puces avec les sections d'assemblage du substrat ; et (S4) chauffer la structure comprenant le substrat et la pluralité de puces fixées au substrat.
(JA) 【課題】接合界面に樹脂などの望ましくない残存物を残さないようにして、チップとウエハとの間又は積層された複数のチップ間の電気的接続を確立し機械的強度を上げる、ウエハ上にチップを効率よく接合する技術を提供すること。 【解決手段】金属領域を有するチップ側接合面を有する複数のチップを、複数の接合部を有する基板に接合する方法が、チップ側接合面の金属領域を、表面活性化処理し、かつ親水化処理するステップ(S1)と、基板の接合部を表面活性化処理し、かつ親水化処理するステップ(S2)と、表面活性化処理されかつ親水化処理された複数のチップを、それぞれ、チップの金属領域が基板の接合部に接触するように、表面活性化処理されかつ親水化処理された基板の対応する接合部上に取り付けるステップ(S3)と、基板と基板上に取り付けられた複数のチップとを含む構造体を加熱するステップ(S4)とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)