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1. (WO2013161451) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/161451    International Application No.:    PCT/JP2013/057745
Publication Date: 31.10.2013 International Filing Date: 18.03.2013
IPC:
H01L 29/06 (2006.01), H01L 21/336 (2006.01), H01L 29/12 (2006.01), H01L 29/78 (2006.01)
Applicants: FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP).
NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY [JP/JP]; 3-1, Kasumigaseki 1-chome, Chiyoda-ku, Tokyo 1008921 (JP)
Inventors: IWAMURO, Noriyuki; (JP).
HOSHI, Yasuyuki; (JP).
HARADA, Yuichi; (JP).
HARADA, Shinsuke; (JP)
Agent: SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Priority Data:
2012-104230 27.04.2012 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)In an active region (100a), p+ regions (3) are selectively provided in the front surface layer of an n- drift layer (2) on an n+ semiconductor substrate (1). On the surfaces of the n- drift layer (2) and the p+ regions (3), p base layers (4) are provided, and on the p base layers (4), a MOS structure is provided. Other portions of the active region (100a) are provided with a p+ region (33) in contact with a source electrode (10), said p+ region being on the p+ regions (3). In a withstand voltage structure region (100b), a JTE structure (13) configured of at least a p- region (21) is provided by being separated from the p+ regions (3) and the p base layers (4) such that the JTE structure surrounds the active region (100a). At a portion where the MOS structure is not formed, said portion being in the vicinity of the boundary between the active region (100a) and the withstand voltage structure region (100b), the p- region (21) is in contact with the p+ region (33). Consequently, a semiconductor device, which has stable high withstand voltage characteristics and low on-resistance can be provided.
(FR)Selon la présente invention, dans une région active (100a), des régions p+ (3) sont disposées de manière sélective dans la couche de surface avant d'une couche de dérive n- (2) sur un substrat de semi-conducteur n+ (1). Sur les surfaces de la couche de dérive n- (2) et les régions p+ (3), des couches de base p (4) sont disposées, et sur les couches de base p (4), une structure MOS est disposée. D'autres parties de la région active (100a) comprennent une région p+ (33) en contact avec une électrode de source (10), ladite région p+ étant sur les régions p+ (3). Dans une région à structure de tension de résistance (100b), une structure JTE (13) composée d'au moins une région p- (21) est disposée en étant séparée des régions p+ (3) et des couches de base p (4) de telle sorte que la structure JTE entoure la région active (100a). Sur une partie où la structure MOS n'est pas formée, ladite partie étant dans le voisinage de la frontière entre la région active (100a) et la région à structure de tension de résistance (100b), la région p- (21) est en contact avec la région p+ (33). Par conséquent, un dispositif semi-conducteur, qui a des caractéristiques stables de tension de résistance élevée et une faible résistance à l'état passant peut être fourni.
(JA) 活性領域(100a)において、n+半導体基板(1)上のn-ドリフト層(2)の表面層には、p+領域(3)が選択的に設けられている。n-ドリフト層(2)およびp+領域(3)の表面には、pベース層(4)が設けられ、pベース層(4)には、MOS構造が設けられている。活性領域(100a)の他の部分には、p+領域(3)上にソース電極(10)と接するp+領域(33)が設けられている。耐圧構造領域(100b)には、活性領域(100a)を囲むように、少なくともp-領域(21)からなるJTE構造(13)がp+領域(3)およびpベース層(4)から離れて設けられている。活性領域(100a)と耐圧構造領域(100b)との境界近傍の、MOS構造が形成されていない部分において、p-領域(21)はp+領域(33)に接する。これにより、安定的に高耐圧特性を示す素子構造を有し、オン抵抗の低い半導体装置を提供することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)