WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Options
Query Language
Stem
Sort by:
List Length
Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2013159414) DUAL METAL GATE CMOS DEVICE AND FABRICATION METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/159414 International Application No.: PCT/CN2012/075685
Publication Date: 31.10.2013 International Filing Date: 17.05.2012
IPC:
H01L 21/8238 (2006.01) ,H01L 29/78 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70
Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in or on a common substrate or of specific parts thereof; Manufacture of integrated circuit devices or of specific parts thereof
77
Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78
with subsequent division of the substrate into plural individual devices
82
to produce devices, e.g. integrated circuits, each consisting of a plurality of components
822
the substrate being a semiconductor, using silicon technology
8232
Field-effect technology
8234
MIS technology
8238
Complementary field-effect transistors, e.g. CMOS
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29
Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
66
Types of semiconductor device
68
controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified, or switched
76
Unipolar devices
772
Field-effect transistors
78
with field effect produced by an insulated gate
Applicants: YIN, Huaxiang[CN/CN]; CN (UsOnly)
FU, Zuozhen[CN/CN]; CN (UsOnly)
XU, Qiuxia[CN/CN]; CN (UsOnly)
CHEN, Dapeng[CN/CN]; CN (UsOnly)
INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES[CN/CN]; No.3 Beitucheng West Road, Chaoyang District Beijing 100029, CN (AllExceptUS)
Inventors: YIN, Huaxiang; CN
FU, Zuozhen; CN
XU, Qiuxia; CN
CHEN, Dapeng; CN
Agent: HANHOW INTELLECTUAL PROPERTY PARTNERS; ZHU Haibo W1-1111, F/11 Oriental plaza, No.1 East Chang An Avenue, Dongcheng District Beijing 100738, CN
Priority Data:
201210129587.727.04.2012CN
Title (EN) DUAL METAL GATE CMOS DEVICE AND FABRICATION METHOD THEREOF
(FR) DISPOSITIF CMOS À DOUBLE GRILLE MÉTALLIQUE ET SON PROCÉDÉ DE FABRICATION
(ZH) 双金属栅极CMOS器件及其制造方法
Abstract:
(EN) The present invention provides a fabrication method of a dual metal gate CMOS device, in which a heating insulating layer is adopted to select a device region and adjust a metal gate work function of a MOS semiconductor device. The method specifically comprises: forming a first type metal work function adjustment layer inside a first gate recess and a second gate recess, the first gate recess being used for forming a gate of a first type device, the second gate recess being used for forming a gate of a second type device; forming a second type work function metal diffusion source layer inside the first gate recess and the second gate recess; forming a gap filling metal in the first gate recess and the second gate recess; forming a heating insulating layer shielding the region where the first type device is located; performing thermal annealing on regions where the first type device and the second type device are located, so that metal ions in the second type work function metal diffusion source layer inside the region where the second type device is located diffuse into the first type metal work function adjustment layer, and converting the first type metal work function adjustment layer into a second type metal work function adjustment layer. The present invention further provides a dual metal gate CMOS device in which different work functions are formed through selective heating. The present invention has a simple process and does not damage a high-K gate medium layer, thereby avoiding a complicated metal gate integration process involving different work functions in a CMOS.
(FR) La présente invention concerne un procédé de fabrication d'un dispositif CMOS à double grille métallique, dans lequel une couche chauffante isolante est adoptée pour choisir une région de dispositif et ajuster une fonction de travail de grille métallique d'un dispositif semiconducteur à oxyde de métal (MOS). Le procédé comprend plus particulièrement les étapes consistant à : former une couche d'ajustement d'une fonction de travail d'un premier type de métal à l'intérieur d'un premier renfoncement de grille et d'un second renfoncement de grille, le premier renfoncement de grille étant utilisé pour former une grille d'un dispositif d'un premier type, le second renfoncement de grille étant utilisé pour former une grille d'un dispositif d'un second type ; former une couche source de diffusion de métaux à fonction de travail d'un second type à l'intérieur du premier renfoncement de grille et du second renfoncement de grille ; former un métal de remplissage d'espace dans le premier renfoncement de grille et le second renfoncement de grille ; former une couche chauffante isolante protégeant la région dans laquelle est situé le dispositif du premier type ; réaliser un recuit thermique des régions dans lesquelles sont situés le dispositif du premier type et le dispositif du second type, de sorte que les ions métalliques de la couche source de diffusion de métaux à fonction de travail d'un second type à l'intérieur de la région dans laquelle est situé le dispositif du second type puissent diffuser à l'intérieur de la couche d'ajustement d'une fonction de travail d'un premier type de métal, et convertir la couche d'ajustement d'une fonction de travail d'un premier type de métal en une couche d'ajustement d'une fonction de travail d'un second type de métal. La présente invention concerne en outre un dispositif CMOS à double grille métallique dans lequel sont formées différentes fonctions de travail par le biais d'un chauffage sélectif. La présente invention propose un procédé simple et qui n'endommage pas la couche médiane d'une grille à k élevé, évitant ainsi un procédé compliqué d'intégration de grille métallique impliquant différentes fonctions de travail dans un CMOS.
(ZH) 本发明提供了一种双金属栅极CMOS器件的制造方法,利用加热隔离层进行器件区域选择调节MOS半导体器件的金属栅功函数。具体包括:在第一栅极凹陷和第二栅极凹陷内形成第一类型金属功函数调节层,其中,所述第一栅极凹陷用于形成第一类型器件的栅极,所述第二栅极凹陷用于形成第二类型器件的栅极;在所述第一栅极凹陷和第二栅极凹陷内形成第二类型功函数金属扩散源层;在第一栅极凹陷和第二栅极凹陷中形成间隙填充金属;形成遮蔽第一类型器件所在区域的加热隔离层;对所述第一类型器件和第二类型器件所在区域进行热退火,使位于所述第二类型器件所在区域内的第二类型功函数金属扩散源层中的金属离子扩散至第一类型金属功函数调节层中,将第一类型金属功函数调节层转化为第二类型金属功函数调节层。本发明还提供了一种利用选择加热形成不同功函数的双金属栅极CMOS器件。本发明工艺简单且不会对高K栅介质层造成损伤,避免了CMOS中复杂的不同功函数金属栅集成工艺。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)