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1. (WO2013159409) SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/159409 International Application No.: PCT/CN2012/075605
Publication Date: 31.10.2013 International Filing Date: 16.05.2012
IPC:
H01L 21/336 (2006.01) ,H01L 27/085 (2006.01) ,H01L 21/8234 (2006.01)
Applicants: YIN, Haizhou[CN/US]; US (UsOnly)
ZHU, Huilong[US/US]; US (UsOnly)
LUO, Zhijiong[US/US]; US (UsOnly)
INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES[CN/CN]; No.3 Beitucheng West Road, Chaoyang District Beijing 100029, CN (AllExceptUS)
Inventors: YIN, Haizhou; US
ZHU, Huilong; US
LUO, Zhijiong; US
Agent: HANHOW INTELLECTUAL PROPERTY PARTNERS; ZHU, Haibo W1-1111, F/11 Oriental plaza, No.1 East Chang An Avenue, Dongcheng District Beijing 100738, CN
Priority Data:
201210134605.028.04.2012CN
Title (EN) SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREFOR
(FR) STRUCTURE SEMI-CONDUCTRICE ET SON PROCÉDÉ DE FABRICATION
(ZH) 一种半导体结构及其制造方法
Abstract: front page image
(EN) Provided in the present invention is a method for manufacturing a semiconductor structure. The method comprises the following steps: providing an SOI substrate, and forming on the substrate a heavily doped buried layer and a surface active layer; forming on the substrate a gate stack and a sidewall; forming an opening on one side of the gate stack, where the opening runs through the surface active layer and the heavily doped buried layer and stops in a silicon film above a buried insulating layer of the SOI substrate; filling the opening, forming a backfill; and, forming source/drain areas, where the source area overlaps the heavily doped buried layer, and where a portion of the drain area is arranged within the backfill. Correspondingly, also provided in the present invention is the semiconductor structure. In the present invention, the heavily doped buried layer is conducive to reducing the width of a depletion layer of the source/drain areas and to suppressing a short-channel effect, while the heavily doped buried layer overlaps the source area to form a heavily doped pN node, effectively suppressing a floating body effect of an SOI MOS component, thus increasing the performance of the semiconductor component, also, the need for a lead for the semiconductor area is obviated, thus saving component space and costs.
(FR) La présente invention concerne un procédé de fabrication d'une structure semi-conductrice. Le procédé selon l'invention comprend les étapes consistant à : fournir un substrat SOI, et former sur le substrat une couche enterrée fortement dopée et une couche active de surface ; former sur le substrat un empilement de grilles et une paroi ; former une ouverture sur un côté de l'empilement de grilles, l'ouverture s'étendant à travers la couche de surface active et à travers la couche enterrée fortement dopée et s'arrêtant dans un film de silicium au-dessus d'une couche isolante enterrée du substrat SOI ; remplir l'ouverture, former un remblai ; et former des zones de source/drain, la zone de source chevauchant la couche enterrée fortement dopée, et une partie de la zone de drain étant agencée dans le remblai. De manière correspondante, la présente invention concerne également une structure semi-conductrice. Dans la présente invention, la couche enterrée fortement dopée est conductrice en vue de réduire la largeur d'une zone d'appauvrissement des zones de source/drain et de supprimer un effet de canal court, tandis que la couche enterrée fortement dopée chevauche la zone de source de manière à former un nœud pN fortement dopé, supprimant efficacement un effet de corps flottant d'un composant MOS SOI, ce qui permet d'augmenter les performances du composant semi-conducteur, et d'éviter en outre qu'une dérivation pour la zone semi-conductrice soit nécessaire, ce qui permet d'économiser de l'espace et de réduire les coûts des composants.
(ZH) 本发明提供了一种半导体结构的制造方法,该方法包括以下步骤:提供SOI衬底,在所述衬底上形成重掺杂埋层以及表面有源层;在所述衬底上形成栅极堆叠和侧墙;在所述栅极堆叠的一侧形成开口,所述开口贯穿所述表面有源层、重掺杂埋层并停止在所述SOI衬底绝缘埋层之上的硅膜中;填充所述开口,形成回填塞;形成源/漏区,所述源区与重掺杂埋层交叠,部分所述漏区位于所述回填塞中。相应地,本发明还提供了一种半导体结构。本发明中,所述重掺杂埋层有利于减小源/漏区耗尽层宽度,抑制短沟道效应,所述重掺杂埋层与源区交叠,形成重掺杂的pn结,有效抑制SOI MOS器件的浮体效应,提高半导体器件性能,而且不必对体区引出,节省器件面积和成本。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)