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1. (WO2013157547) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/157547    International Application No.:    PCT/JP2013/061299
Publication Date: 24.10.2013 International Filing Date: 16.04.2013
IPC:
H01L 29/47 (2006.01), H01L 21/338 (2006.01), H01L 29/778 (2006.01), H01L 29/812 (2006.01), H01L 29/872 (2006.01)
Applicants: FURUKAWA ELECTRIC CO., LTD. [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008322 (JP)
Inventors: UENO, Katsunori; (JP)
Agent: SAKAI, Hiroaki; Sakai International Patent Office, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Priority Data:
2012-093279 16.04.2012 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)This semiconductor device is provided with: a buffer layer, which is formed on a substrate, and which is configured of a III nitride compound semiconductor; an electron transit layer, which is formed on the buffer layer, and which is configured of a III nitride compound semiconductor; an electron supply layer, which is formed on the electron transit layer, and which is configured of a III nitride compound semiconductor having band gap energy higher than that of the electron transit layer; a first electrode formed on the electron supply layer; and a second electrode, which is formed on the electron supply layer, and which has, in a current blocked state, a negative bias voltage applied thereto with respect to the first electrode, and which has a larger contact area with the electron supply layer than a first electrode contact area with the electron supply layer. The buffer layer has an electric conduction layer inside or on the interface between the buffer layer and the electron transit layer, said electric conduction layer having electrical conductivity in the laminated surface direction. Consequently, the semiconductor device wherein collapse is suppressed, while ensuring high withstand voltage, can be provided.
(FR)L'invention concerne un dispositif semiconducteur comprenant : une couche tampon qui est formée sur un substrat et qui est faite d'un semiconducteur à base de composé au nitrure III; une couche de transit d'électrons qui est formée sur la couche tampon et qui est faite d'un semiconducteur à base de composé au nitrure III; une couche de fourniture d'électrons, qui est formée sur la couche de transit d'électrons et qui est faite d'un semiconducteur à base de composé au nitrure III ayant une bande interdite supérieure à celle de la couche de transit d'électrons; une première électrode formée sur la couche de fourniture d'électrons; et une seconde électrode qui est formée sur la couche de fourniture d'électrons et qui, dans un état de courant bloqué, a une tension de polarisation négative appliquée sur celle-ci par rapport à la première électrode et qui a une zone de contact avec la couche de fourniture d'électrons plus grande qu'une zone de contact de la première électrode avec la couche de fourniture d'électrons. La couche tampon possède une couche électroconductrice, placée intérieurement ou à l'interface entre la couche tampon et la couche de transit d'électrons, ladite couche électroconductrice ayant une conductivité électrique dans la direction de la surface laminée. En conséquence, le dispositif semiconducteur dans lequel l'effondrement est évité, tout en assurant une résistance élevée à la tension, peut être fourni.
(JA) 基板上に形成され、III族窒化物系化合物半導体で構成されたバッファ層と、前記バッファ層上に形成され、III族窒化物系化合物半導体で構成された電子走行層と、前記電子走行層上に形成され、該電子走行層よりもバンドギャップエネルギーが高いIII族窒化物系化合物半導体で構成された電子供給層と、前記電子供給層上に形成された第1電極と、前記電子供給層上に形成され、電流阻止状態において前記第1電極に対して負のバイアス電圧が印加されるとともに、前記電子供給層との接触面積が、前記第1電極の前記電子供給層との接触面積よりも大きい第2電極と、を備え、前記バッファ層は、内部または前記電子走行層との界面に、積層面方向に電気伝導性のある電気伝導層を有する。これによって、高い耐圧を確保しながらコラプスが抑制された半導体装置を実現できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)