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1. (WO2013157300) DEVICE-MOUNTING STRUCTURE IN SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/157300 International Application No.: PCT/JP2013/054757
Publication Date: 24.10.2013 International Filing Date: 25.02.2013
IPC:
H01L 23/48 (2006.01) ,H01L 21/338 (2006.01) ,H01L 29/778 (2006.01) ,H01L 29/812 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA[JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522, JP
Inventors: INOSHIRI, Ryoh; null
Agent: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F, 3-6, Imabashi 4-chome, Chuo-ku, Osaka-shi, Osaka 5410042, JP
Priority Data:
2012-09257516.04.2012JP
Title (EN) DEVICE-MOUNTING STRUCTURE IN SEMICONDUCTOR DEVICE
(FR) STRUCTURE DE MONTAGE DE DISPOSITIF DANS UN DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置のデバイス実装構造
Abstract: front page image
(EN) This invention realizes a device-mounting structure capable of exploiting the advantages of low power consumption and fast response characteristics of a semiconductor device in which GaN is used. A surface-mounting type device-mounting structure is employed, the reverse surface of a GaN chip (30) is electrically connected to the obverse surface of a die pad (14), and the connection between the die pad (14) and the source terminal (11) of the chip (30) is established by wire bonding. The die pad (14) has the reverse surface exposed and configured so as to be capable of electrically connecting to the electrode pad (source pad) on the printed substrate. Consequently, leak current from the chip reverse surface is reduced, on-resistance is decreased, loop current between the gate and the source is reduced, and parasitic inductance on the source wiring side is decreased, thereby suppressing gate voltage oscillation via a parasitic capacitance between the gate and the source.
(FR) L'invention concerne une structure de montage de dispositif capable d'exploiter les avantages de la faible consommation d'énergie et des caractéristiques de réponse rapides d'un dispositif à semiconducteur dans lequel est utilisé du GaN. Une structure de montage de dispositif de type à montage en surface est utilisée, la surface inverse d'une puce en GaN (30) est reliée électriquement à la surface d'avers d'une pastille de matrice (14) et la connexion entre la pastille de matrice (14) et la borne source (11) de la puce (30) est établie par liaison par fil. La surface inverse de la pastille de matrice (14) est exposée et configurée de manière à pouvoir être reliée électriquement à la pastille d'électrode (pastille source) du substrat imprimé. Par conséquent, le courant de fuite de la surface inverse de la puce est réduit, la résistance à l'état actif est diminuée, le courant de boucle entre la gâchette et la source est réduit et l'inductance parasite du côté du câblage de la source est diminuée, ce qui supprime l'oscillation de la tension de gâchette résultant d'une capacité parasite entre la gâchette et la source.
(JA)  GaNを用いる半導体装置の低消費電力および高速応答特性のメリットを生かすことのできるデバイス実装構造を実現する。表面実装型のデバイス実装構造を採用し、GaNチップ30の裏面をダイパッド14の表面と電気的に接続し、かかるダイパッド14とチップ30のソース端子11との接続をワイヤボンディングにより行う。ダイパッド14は、裏面が露出しており、プリント基板上の電極パッド(ソースパッド)と電気的に接続可能に構成されている。これにより、チップ裏面からのリーク電流を減らし、オン抵抗を低減するとともに、ゲート-ソース間のループ電流を減らし、ソース配線側の寄生インダクタンスを低減することで、ゲート-ソース間の寄生容量を介したゲート電圧の発振を抑制する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)