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Pub. No.:    WO/2013/157206    International Application No.:    PCT/JP2013/002240
Publication Date: 24.10.2013 International Filing Date: 01.04.2013
H01L 21/822 (2006.01), H01L 21/8234 (2006.01), H01L 27/04 (2006.01), H01L 27/06 (2006.01), H01L 27/088 (2006.01), H03B 5/02 (2006.01), H03K 3/03 (2006.01), H03K 3/354 (2006.01)
Applicants: DENSO CORPORATION [JP/JP]; 1-1, Showa-cho, Kariya-city, Aichi 4488661 (JP)
Inventors: ISHIKAWA, Yasuyuki; (JP)
Agent: KIN, Junhi; 6th Floor, Takisada Bldg., 2-13-19, Nishiki, Naka-ku, Nagoya-city, Aichi 4600003 (JP)
Priority Data:
2012-094043 17.04.2012 JP
(JA) 半導体集積回路
Abstract: front page image
(EN)In this semiconductor integrated circuit, a clock generating circuit (50) and an internal circuit (30) comprising a transistor (11) are formed on a semiconductor substrate (10) of a first conductivity type. The clock generating circuit (50) has a ring oscillator (51). The transistor (11) has a first well (13) of a first conductivity type, and, formed in the first well (13), second wells (14, 15) of a second conductivity type and a third well (16) of the first conductivity type. A first interconnect (93) connected to the second well (16), and a second interconnect (94) connected to the third well (16), in the transistor (11) constituting the clock generating circuit (50) are respectively connected independently to ground members (92, 98).
(FR)Dans le circuit intégré à semi-conducteur faisant l'objet de l'invention, un circuit de génération d'horloge (50) ainsi qu'un circuit interne (30) comprenant un transistor (11) se trouvent sur un substrat semi-conducteur (10) d'un premier type de conductivité. Le circuit de génération d'horloge (50) comporte un oscillateur en anneau (51). Le transistor (11) présente un premier puits (13) d'un premier type de conductivité, et, dans ce premier puits (13), des deuxièmes puits (14, 15) d'un second type de conductivité et un troisième puits (16) du premier type de conductivité. Dans le transistor (11) qui constitue le circuit de génération d'horloge (50), une première interconnexion (93) connectée au deuxième puits (16) et une seconde interconnexion (94) connectée au troisième puits (16) sont connectées respectivement de manière indépendante à des éléments de terre (92, 98).
(JA) 半導体集積回路において、トランジスタ(11)から成る内部回路(30)及びクロック生成回路(50)が第1導電型の半導体基板(10)に形成されている。前記クロック生成回路(50)は、リングオシレータ(51)を有する。前記トランジスタ(11)は、第1導電型の第1ウェル(13)と、前記第1ウェル(13)に形成された第2導電型の第2ウェル(14,15)及び第1導電型の第3ウェル(16)と、を有する。クロック生成回路(50)を構成する前記トランジスタ(11)の前記第2ウェル(15)に接続された第1配線(93)と、前記第3ウェル(16)に接続された第2配線(94)とがそれぞれ独立してグランド部材(92,98)に接続されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)