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Pub. No.: WO/2013/157127 International Application No.: PCT/JP2012/060619
Publication Date: 24.10.2013 International Filing Date: 19.04.2012
Chapter 2 Demand Filed: 30.01.2014
H03M 3/02 (2006.01)
Applicants: WATANABE, Hikaru[JP/JP]; JP (UsOnly)
TOYOTA JIDOSHA KABUSHIKI KAISHA[JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571, JP (AllExceptUS)
Inventors: WATANABE, Hikaru; JP
Agent: ITOH, Tadashige; 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005, JP
Priority Data:
(JA) ΔΣ変調器及びΔΣ型A/D変換器
Abstract: front page image
(EN) The present invention relates to a ΔΣ modulator and a ΔΣ A/D converter, wherein, with a simple configuration, by accelerating a settling time constant of a final stage integrator, a sampling frequency of a ΔΣ modulator overall is accelerated. Specifically, provided is a ΔΣ modulator comprising a plurality of integrators which are cascade connected, wherein the integrator which is located in the final stage is a passive integrator which does not employ an amplifier circuit, and the integrators which are located in the second to last or earlier stages are active SC integrators which employ the amplifier circuit and a switch capacitor circuit. Additionally, each integrator respectively carries out an integration computation by alternately repeating a first operation phase of sampling an input signal and charging a sampling capacitor, and a second phase of transferring to an integration capacitor the charge with which the sampling capacitor is charged and integrating same.
(FR) La prιsente invention porte sur un modulateur ΔΣ et un convertisseur analogique/numérique (A/N) ΔΣ dans lesquels, au moyen d'une configuration simple, par accélération d'une constante de temps de stabilisation d'un intégrateur d'étage final, une fréquence d'échantillonnage d'un modulateur ΔΣ global est accélérée. Spécifiquement, un modulateur ΔΣ est décrit qui comprend une pluralité d'intégrateurs qui sont connectés en cascade, l'intégrateur qui est placé dans l'étage final étant un intégrateur passif qui n'emploie pas de circuit amplificateur, et les intégrateurs qui sont placés dans l'avant-dernier étage ou des étages antérieurs étant des intégrateurs SC actifs qui emploient le circuit amplificateur et un circuit à capacités commutées (SC). De plus, chaque intégrateur réalise respectivement un calcul d'intégration par répétition alternativement d'une première phase de fonctionnement consistant à échantillonner un signal d'entrée et à charger un condensateur d'échantillonnage, et d'une seconde phase consistant à transférer à un condensateur d'intégration la charge à laquelle le condensateur d'échantillonnage est chargé et à l'intégrer.
(JA)  本発明は、ΔΣ変調器及びΔΣ型A/D変換器に係り、最終段の積分器のセトリング時定数を簡素な構成で高速化することで、ΔΣ変調器全体でのサンプリング周波数を高速化させる。具体的には、縦続接続された複数の積分器を備えるΔΣ変調器において、最終段に位置する積分器は、増幅回路を用いないパッシブ積分器であり、かつ、最終段の一段以上前に位置する積分器は、増幅回路とスイッチトキャパシタ回路とを用いたアクティブSC積分器である。また、各積分器はそれぞれ、入力信号をサンプリングしてサンプリングキャパシタに充電する第1動作フェーズと、サンプリングキャパシタに充電された電荷を積分キャパシタに転送して加算積分する第2動作フェーズと、を交互に繰り返すことで、積分演算を行う。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)