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1. (WO2013155851) GATE DRIVER CIRCUIT AND DISPLAY
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/155851 International Application No.: PCT/CN2012/086879
Publication Date: 24.10.2013 International Filing Date: 18.12.2012
IPC:
G09G 3/36 (2006.01)
G PHYSICS
09
EDUCATING; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
G
ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
3
Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix
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by control of light from an independent source
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using liquid crystals
Applicants:
京东方科技集团股份有限公司 BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; 中国北京市 朝阳区酒仙桥路10号 No. 10 Jiuxianqiao Rd., Chaoyang District Beijing 100015, CN
Inventors:
孙阳 SUN, Yang; CN
Agent:
北京市柳沈律师事务所 LIU, SHEN & ASSOCIATES; 中国北京市 朝阳区北辰东路8号汇宾大厦A0601 A0601, Huibin Building, No.8 Beichen Dong Street Chaoyang District Beijing 100101, CN
Priority Data:
201210119278.120.04.2012CN
Title (EN) GATE DRIVER CIRCUIT AND DISPLAY
(FR) CIRCUIT D'ATTAQUE DE PORTE ET UNITÉ D'AFFICHAGE
(ZH) 栅极驱动电路及显示器
Abstract:
(EN) A gate driver circuit and a display. The gate driver circuit comprises multiple cascaded shift registers. Each shift register comprises: a signal input circuit (1), a signal output circuit (2), an upward pulling circuit (3), a reset circuit (4) and a downward pulling circuit (5). The signal input circuit (1), the signal output circuit (2), the upward pulling circuit (3) and the reset circuit (4) are converged to form a first node PU, and a control end of the downward pulling circuit (5) is a second node PD. An auxiliary transistor (M0) is further provided between two adjacent shift registers, a gate of the auxiliary transistor (M0) is connected with the second node PD of the shift register in the Nth line, a source of the auxiliary transistor (M0) is connected with the first node PU of the shift register in the (N+1)th line, and a drain of the auxiliary transistor (M0) is connected with a signal output end of a signal output circuit of the shift register in the (N+1)th line. The gate driver circuit has low power consumption and a long service life.
(FR) L'invention concerne un circuit d'attaque de porte et un dispositif d'affichage. Le circuit d'attaque de porte comprend de multiples registres à décalage en cascade. Chaque registre à décalage comprend : un circuit d'entrée de signal (1), un circuit de sortie de signal (2), un circuit de traction vers le haut (3), un circuit de réinitialisation (4) et un circuit de traction vers le bas (5). Le circuit d'entrée de signal (1), le circuit de sortie de signal (2), le circuit de traction vers le haut (3) et le circuit de réinitialisation (4) sont convergents pour former une première PU de nœud, et une extrémité de commande du circuit de traction vers le bas (5) est une seconde PD de nœud. Un transistor auxiliaire (M0) est en outre agencé entre deux registres à décalage adjacents, une porte du transistor auxiliaire (M0) est reliée à la seconde PD de nœud du registre à décalage dans la Nième ligne, une source du transistor auxiliaire (M0) est reliée à la première PU de nœud du registre à décalage dans la (N+1)ième ligne et un drain du transistor auxiliaire (M0) est relié à une extrémité de sortie de signal d'un circuit de sortie de signal du registre à décalage dans la (N+1)ième ligne. Le circuit d'attaque de porte a une faible consommation d'énergie et une longue durée de service.
(ZH) 一种栅极驱动电路及显示器,所述栅极驱动电路包括多个级联的移位寄存器。移位寄存器包括:信号输入电路(1)、信号输出电路(2)、上拉电路(3)、复位电路(4)以及下拉电路(5)。信号输入电路(1)、信号输出电路(2)、上拉电路(3)以及复位电路(4)交汇形成第一节点PU,下拉电路(5)的控制端为第二节点PD。在两个相邻的移位寄存器之间还设置有辅助晶体管(M0),辅助晶体管(M0)的栅极与第N行移位寄存器的第二节点PD连接,辅助晶体管(M0)的源极与第N+1行移位寄存器的第一节点PU连接,辅助晶体管(M0)的漏极与第N+1行移位寄存器的信号输出电路的信号输出端连接。所述栅极驱动电路功耗低,使用寿命长。
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Publication Language: Chinese (ZH)
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