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1. (WO2013154842) ASPECT RATIO DEPENDENT DEPOSITION TO IMPROVE GATE SPACER PROFILE, FIN-LOSS AND HARDMASK-LOSS FOR FINFET SCHEME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/154842    International Application No.:    PCT/US2013/034418
Publication Date: 17.10.2013 International Filing Date: 28.03.2013
IPC:
H01L 29/772 (2006.01), H01L 21/336 (2006.01), H01L 21/4763 (2006.01)
Applicants: TOKYO ELECTRON LIMITED [JP/JP]; Akasaka Biz Tower 3-1 Akasaka 5-chome Minato-ku, Tokyo 107-6325 (JP).
TOKYO ELECTRON U.S. HOLDINGS, INC. [US/US]; 2400 Grove Boulevard Austin, Texas 78741 (US) (US only)
Inventors: RANJAN, Alok; (US).
RALEY, Angelique; (US)
Agent: MATHER, Joshua; 2400 Grove Boulevard Austin, Texas 78741 (US)
Priority Data:
61/622,711 11.04.2012 US
13/803,473 14.03.2013 US
Title (EN) ASPECT RATIO DEPENDENT DEPOSITION TO IMPROVE GATE SPACER PROFILE, FIN-LOSS AND HARDMASK-LOSS FOR FINFET SCHEME
(FR) DÉPÔT EN FONCTION DU RAPPORT DE FORME POUR AMÉLIORER LE PROFIL D'ESPACEUR DE GRILLE, LA PERTE PAR AILETTE ET LA PERTE PAR MASQUE DUR POUR MÉCANISME FINFET
Abstract: front page image
(EN)Techniques disclosed herein include systems and methods for an aspect ratio dependent deposition process that improves gate spacer profile, reduces fin loss, and also reduces hardmask loss in a FinFET or other transistor scheme. Techniques include depositing an aspect ratio dependent protective layer to help tune profile of a structure during fabrication. Plasma and process gas parameters are tuned such that more polymer can collect on surfaces of a structure that are visible to the plasma. For example, upper portions of structures can collect more polymer as compared to lower portions of structures. The variable thickness of the protection layer enables selective portions of spacer material to be removed while other portions are protected.
(FR)L'invention concerne des techniques comprenant des systèmes et des procédés pour un processus de dépôt en fonction d'un rapport de forme qui améliore un profil d'espaceur de grille, réduit la perte par ailette, et réduit également la perte par masque dur dans un mécanisme de FinFET ou autre transistor. Les techniques comprennent le dépôt d'une couche protectrice en fonction du rapport de forme pour faciliter l'ajustement du profil d'une structure durant la fabrication. Les paramètres du plasma et du gaz de traitement sont ajustés de telle sorte que plus de polymère peut se collecter sur des surfaces d'une structure qui sont visibles pour le plasma. Par exemple, des parties supérieures de structures peuvent collecter plus de polymère par rapport à des parties inférieures de structures. L'épaisseur variable de la couche de protection permet à des parties sélectives de matériau d'espaceur d'être retirées alors que d'autres parties sont protégées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)