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1. (WO2013153850) RECONFIGURABLE SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/153850    International Application No.:    PCT/JP2013/053451
Publication Date: 17.10.2013 International Filing Date: 14.02.2013
IPC:
H03K 19/177 (2006.01), H01L 21/82 (2006.01)
Applicants: TAIYO YUDEN CO.,LTD. [JP/JP]; 16-20,UENO 6-chome,Taito-ku Tokyo 1100005 (JP)
Inventors: SATOU Masayuki; (JP).
SATO Koshi; (JP)
Priority Data:
2012-090622 11.04.2012 JP
Title (EN) RECONFIGURABLE SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR RECONFIGURABLE
(JA) 再構成可能な半導体装置
Abstract: front page image
(EN)[Problem] To enable production with standard processes, to enable the use of memory cell units as a synchronous memory, and to eliminate the need for expensive semiconductor designing. [Solution] Provided is a semiconductor device comprising a plurality of logic units that constitute an array and that are connected to one another, wherein: each logic unit has a pair of first and second memory cell units; each of the first and second memory cell units operates as a logic element when truth table data configured to output, to a data line, a logic computation of input values specified by a plurality of addresses is written in, or operates as a connection element when truth table data configured to output an input value specified by a certain address to a data line connected to the address of another memory cell unit is written in; a sequential circuit that is in synchronization with a clock is provided after the first memory cell unit; and the logic unit has, for each pair of memory cell units, a selection unit that selectively outputs an address to the first or second memory cell unit in accordance with an operation switching signal.
(FR)Le problème décrit par l'invention est de permettre une production au moyen de procédés standard, de permettre l'utilisation d'unités de cellule de mémoire à titre de mémoire synchrone, et d'éliminer le besoin d'une coûteuse conception de composant à semi-conducteur. La solution selon l'invention porte sur un dispositif à semi-conducteur comprenant une pluralité d'unités logiques qui constituent une matrice et qui sont connectées l'une à l'autre. Chaque unité logique comprend une paire de première et seconde unités de cellule de mémoire; chacune des première et seconde unités de cellule de mémoire fonctionne comme un élément logique quand des données de table de vérité, configurées pour délivrer à une ligne de données un calcul logique de valeurs d'entrée spécifiées par une pluralité d'adresses, sont écrites dedans, ou fonctionne comme un élément de connexion quand des données de table de vérité, configurées pour délivrer une valeur d'entrée spécifiée par une certaine adresse à une ligne de données connectée à l'adresse d'une autre unité de cellule de mémoire, sont écrites dedans; un circuit séquentiel qui est en synchronisme avec une horloge est placé après la première unité de cellule de mémoire; et l'unité logique comprend, pour chaque paire d'unités de cellule de mémoire, une unité de sélection qui délivre sélectivement une adresse à la première ou seconde unité de cellule de mémoire conformément à un signal de commutation d'opération.
(JA)【課題】標準プロセスで製造及びメモリセルユニットを同期型メモリとして使用可能であり、コストの高い半導体設計を不要にする。 【解決手段】アレイを構成し互いに接続する複数の論理部を備え、各論理部は、第1及び第2メモリセルユニットのペアを備え、第1及び第2メモリセルユニットの各々は、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、又はあるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、第1メモリセルユニットの後段には、クロックと同期する順序回路を有し、論理部は、動作切替信号に従って、第1又は第2メモリセルユニットに選択的にアドレスを出力する選択部を、メモリセルユニットのペア毎に有する半導体装置が提供される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)