WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2013152458) THIN FILM TRANSISTOR MEMORY AND PREPARATION METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/152458    International Application No.:    PCT/CN2012/000549
Publication Date: 17.10.2013 International Filing Date: 24.04.2012
IPC:
H01L 27/115 (2006.01), H01L 29/423 (2006.01), H01L 21/8247 (2006.01), H01L 21/31 (2006.01)
Applicants: FUDAN UNIVERSITY [CN/CN]; 220 Handan Road, Yangpu District Shanghai 200433 (CN) (For All Designated States Except US).
DING, Shijin [CN/CN]; (CN) (For US Only).
CHEN, Sun [CN/CN]; (CN) (For US Only).
CUI, Xingmei [CN/CN]; (CN) (For US Only).
WANG, Pengfei [CN/CN]; (CN) (For US Only).
ZHANG, Wei [CN/CN]; (CN) (For US Only)
Inventors: DING, Shijin; (CN).
CHEN, Sun; (CN).
CUI, Xingmei; (CN).
WANG, Pengfei; (CN).
ZHANG, Wei; (CN)
Agent: SUNSHINE INTELLECTUAL PROPERTY LAW FIRM; Room 2103, Jiaxing Building No.877, Dongfang R oad Pudong New Area Shanghai 200122 (CN)
Priority Data:
201210102964.8 10.04.2012 CN
Title (EN) THIN FILM TRANSISTOR MEMORY AND PREPARATION METHOD THEREFOR
(FR) MÉMOIRE À TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
(ZH) 一种薄膜晶体管存储器及其制备方法
Abstract: front page image
(EN)Provided are a thin film transistor memory and a preparation method therefor. The memory uses a gate electrode (200) as a substrate and comprises from top to bottom: a charge-blocking layer (201), a charge-trapping layer, a charge-tunneling layer, an active area of a device, and a source electrode and a drain electrode (211). The charge-blocking layer (201) is an Al2O3 thin film grown using an atomic layer deposition method. The charge-trapping layer is of a dual-layered metal nanocrystalline structure, comprising, grown from an atomic layer from bottom to top, a first metallic nanorcystalline layer (202), an insulating medium layer (203), and a second metallic nanocrystalline layer (204). The charge-tunneling layer is of a symmetrically laminated, layered structure, comprising, grown from an atomic layer from bottom to top, SiO2/HfO2/SiO2 or Al2O3/HfO2/Al2O3 thin films of a laminated, layered structure (205-207). The active area of the device is an indium gallium zinc oxide (IGZO) thin film (208) grown using a magnetron sputtering method, and formed into an IGZO active area by using a standard lithographic method and a wet etching method. The thin film transistor memory has a large erase and write window, good data retainability, a fast erase and write speed, a stable threshold voltage, and a simple preparation technique.
(FR)Cette invention concerne une mémoire à transistor à couches minces et son procédé de fabrication. Ladite mémoire comprend une électrode grille (200) en tant que substrat et elle comprend de haut en bas : une couche de blocage de charge (201), une couche de piégeage de charge, une couche de transfert de charge par effet tunnel, une surface active d'un dispositif et une électrode source ainsi qu'une électrode drain (211). Ladite couche de blocage de charge (201) est une couche mince à base d'Al2O3 formée par technique de dépôt de couches atomiques (ALD). Ladite couche de piégeage de charge présente une structure métallique nanocristalline à deux couches, comprenant une première couche métallique nanocristalline (202), une couche d'un milieu isolant (203) et une seconde couche métallique nanocristalline (204), développées à partir d'une couche atomique, de bas en haut. Ladite couche de transfert de charge par effet tunnel présente une structure en couches, stratifiée de manière symétrique, comprenant des couches minces à base de SiO2/HfO2/SiO2 ou d'Al2O3/HfO2/Al2O3 développées à partir d'une couche atomique, de bas en haut, et présentant une structure en couches, stratifiée (205 à 207). La surface active du dispositif est une couche mince (208) à base d'indium/gallium/oxyde de zinc (IGZO) développée par procédé de pulvérisation cathodique magnétron et formée en surface active IGZO par procédé lithographique standard et par procédé de gravure humide. Ladite mémoire à transistor à couches minces présente une grande fenêtre d'écriture et d'effacement, une bonne aptitude de conservation des données, une bonne vitesse d'effacement et d'écriture, une tension seuil stable et un procédé de fabrication simple.
(ZH)提供一种薄膜晶体管存储器及其制备方法。该存储器以栅电极(200)为衬底,从下至上依次有:电荷阻挡层(201)、电荷俘获层、电荷隧穿层、器件的有源区以及源、漏电极(211);该电荷阻挡层(201)为通过原子层淀积的方法生长的Al2O3薄膜;该电荷俘获层为双层金属纳米晶结构,其包括通过原子层淀积,自下而上依次生长的第一金属纳米晶层(202)、绝缘介质层(203)及第二金属纳米晶层(204);该电荷隧穿层为对称叠层结构,其包含通过原子层淀积,自下而上依次生长的SiO2/HfO2/SiO2或Al2O3/HfO2/Al2O3叠层结构薄膜(205-207);该器件的有源区为采用磁控溅射的方法生长的铟镓锌氧化物(IGZO)薄膜(208),采用标准的光刻工艺和湿法刻蚀的方法形成IGZO有源区。该薄膜晶体管存储器的擦写窗口大、数据保持性能好,擦写速度快、阈值电压稳定,制备工艺简单。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)