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1. (WO2013148393) INTEGRATION OF NON-VOLATILE CHARGE TRAP MEMORY DEVICES AND LOGIC CMOS DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/148393 International Application No.: PCT/US2013/032777
Publication Date: 03.10.2013 International Filing Date: 18.03.2013
IPC:
H01L 29/792 (2006.01)
Applicants: CYPRESS SEMICONDUCTOR CORPORATION[US/US]; 198 Champion Court San Jose, California 95134, US
Inventors: RAMKUMAR, Krishnaswamy; US
JENNE, Fredrick; US
LEVY, Sagy; IL
Priority Data:
13/436,87831.03.2012US
Title (EN) INTEGRATION OF NON-VOLATILE CHARGE TRAP MEMORY DEVICES AND LOGIC CMOS DEVICES
(FR) INTÉGRATION DE DISPOSITIFS DE MÉMOIRE NON VOLATILE À PIÉGEAGE DE CHARGES ET DISPOSITIFS CMOS LOGIQUE
Abstract: front page image
(EN) An embodiment of a method of integrating a non-volatile memory device into a logic MOS flow is described. Generally, the method includes: forming in a first region of a substrate a channel of a memory device from a semiconducting material overlying a surface of the substrate, the channel connecting a source and a drain of the memory device; forming a charge trapping dielectric stack over the channel adjacent to a plurality of surfaces of the channel, wherein the charge trapping dielectric stack includes a blocking layer on a charge trapping layer over a tunneling layer; and forming a MOS device over a second region of the substrate.
(FR) Un mode de réalisation d'un procédé d'intégration d'un dispositif mémoire non-volatile dans un flux MOS logique est décrit. D'une Manière Générale, le procédé comprend les étapes consistant à : former dans une première région d'un substrat un canal d'un dispositif de mémoire à partir d'un matériau semi-conducteur recouvrant une surface du substrat, le canal reliant une source et un drain du dispositif de mémoire ; former un empilement diélectrique de piégeage de charge sur le canal adjacent à une pluralité de surfaces du canal, dans lequel l'empilement diélectrique de piégeage de charge comprend une couche de blocage sur une couche de piégeage de charge sur une couche à effet tunnel ; et former un dispositif MOS sur une seconde région du substrat.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)