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1. (WO2013147742) METHODS AND SYSTEMS TO SELECTIVELY BOOST AN OPERATING VOLTAGE OF, AND CONTROLS TO AN 8T BIT-CELL ARRAY AND/OR OTHER LOGIC BLOCKS
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Pub. No.: WO/2013/147742 International Application No.: PCT/US2012/030627
Publication Date: 03.10.2013 International Filing Date: 26.03.2012
IPC:
G11C 5/14 (2006.01) ,G11C 8/10 (2006.01) ,G06F 13/14 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
5
Details of stores covered by group G11C11/63
14
Power supply arrangements
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
8
Arrangements for selecting an address in a digital store
10
Decoders
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
Applicants:
KULKARNI, Jaydeep P. [IN/US]; US (UsOnly)
GEUSKENS, Bibiche M. [US/US]; US (UsOnly)
TSCHANZ, James [US/US]; US (UsOnly)
DE, Vivek K. [US/US]; US (UsOnly)
KHELLAH, Muhammad M. [CA/US]; US (UsOnly)
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95052, US (AllExceptUS)
Inventors:
KULKARNI, Jaydeep P.; US
GEUSKENS, Bibiche M.; US
TSCHANZ, James; US
DE, Vivek K.; US
KHELLAH, Muhammad M.; US
Agent:
GARRETT, Patrick; Garrett IP, LLC c/o CPA GLOBAL P.O. Box 52050 Minneapolis, Minnesota 55402, US
Priority Data:
Title (EN) METHODS AND SYSTEMS TO SELECTIVELY BOOST AN OPERATING VOLTAGE OF, AND CONTROLS TO AN 8T BIT-CELL ARRAY AND/OR OTHER LOGIC BLOCKS
(FR) PROCÉDÉS ET SYSTÈMES POUR SÉLECTIVEMENT AMPLIFIER UNE TENSION DE SERVICE D'UN RÉSEAU DE CELLULES DE BIT 8T ET/OU AUTRES BLOCS LOGIQUES ET ET COMMANDES ASSOCIÉS À CEUX-CI
Abstract:
(EN) Methods and systems to provide a multi-Vcc environment, such as to selectively boost an operating voltage of a logic block and/or provide a level-shifted control to the logic block. A multi-Vcc environment may be implemented to isolate a Vmin-limiting logic block from a single-Vcc environment, such as to reduce Vmin and/or improve energy efficiency in the single-Vcc environment. The logic block may include bit cells of a register file, a low-level processor cache, and/or other memory system. A cell Vcc may be boosted during a read mode and/or write wordlines (WWLs) and/or read wordlines (RWLs) may be asserted with boost. A wordline decoder may include a voltage level shifter with differential split-level logic, and a dynamic NAND, which may include NAND logic, a keeper circuit, and logic to delay a keeper control based on a delay of the level shifter to reduce contention during an initial NAND evaluation phase.
(FR) L'invention concerne des procédés et des systèmes pour créer un environnement à Vcc multiples, de manière à sélectivement amplifier une tension de service d'un bloc logique et/ou fournir une commande à niveau décalé au bloc logique. Un environnement à Vcc multiples peut être mis en œuvre pour isoler un bloc logique limitant la Vmin à partir d'un environnement à Vcc unique, de manière à réduire la Vmin et/ou améliorer l'efficacité de l'énergie dans l'environnement à Vcc unique. Le bloc logique peut comprendre des cellules de bit d'un fichier de registre, une mémoire cache de processeur de bas niveau, et/ou d'autres système de mémoire. Une Vcc de cellule peut être amplifiée pendant un mode de lecture et/ou les lignes de mots d'écriture (WWL) et/ou les lignes de mots de lecture (Rwl) peuvent bénéficier d'une amplification. Un décodeur de lignes de mots peut comprendre un décaleur de niveau de tension doté d'une logique à niveau segmenté différentielle, et une NAND dynamique, qui peut comprendre une logique NAND, un circuit de maintien, et une logique pour retarder une commande de maintien sur la base d'un décaleur de niveau pour réduire les conflits pendant une phase d'évaluation NAND initiale.
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