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1. (WO2013147694) METHOD OF PROVIDING A VIA HOLE AND ROUTING STRUCTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/147694    International Application No.:    PCT/SE2013/050353
Publication Date: 03.10.2013 International Filing Date: 28.03.2013
IPC:
H01L 23/48 (2006.01), H01L 21/768 (2006.01)
Applicants: SILEX MICROSYSTEMS AB [SE/SE]; P O Box 595 S-175 26 Järfälla (SE)
Inventors: EBEFORS, Thorbjörn; (SE).
PERTTU, Daniel; (SE)
Agent: BRANN AB; P.O. Box 12246 S-102 26 Stockholm (SE)
Priority Data:
1250323-1 30.03.2012 SE
Title (EN) METHOD OF PROVIDING A VIA HOLE AND ROUTING STRUCTURE
(FR) PROCÉDÉ DE RÉALISATION D'UN TROU D'INTERCONNEXION ET D'UNE STRUCTURE D'ACHEMINEMENT
Abstract: front page image
(EN)The invention relates to a method of providing a via hole and routing structure. A a substrate wafer having recesses and blind holes provided in the surface of the wafer is provided. An insulating layer is provided in the recesses and the holes, and the holes and recesses are metallized. The oxide layer in the bottom of the holes is removed to provide a contact between the back side and the front side of the wafer. The invention also provides a semiconductor device, comprising a substrate having at least one metallized via (V) extending through the substrate and at least one metallized recess forming a routing (RDL) together with the via (V). There is an oxide layer (ISO) on the front side field and on the back side field. The metal in the recess (RDL) and the via (V) is flush with the oxide (ISO) on the field on at least the front side, whereby a flat front side is provided. The thickness of the semiconductor device is < 300 µm.
(FR)L'invention concerne un procédé de réalisation d'un trou d'interconnexion et d'une structure d'acheminement. Une tranche de substrat est réalisée, caractérisée en ce que des évidements et des trous borgnes sont pratiqués dans la surface de la tranche. Une couche isolante est appliquée dans les évidements et les trous, et lesdits trous et évidements sont métallisés. La couche d'oxyde au fond des trous est éliminée pour créer un contact entre la face arrière et la face avant de la tranche. L'invention concerne également un dispositif à semiconducteur, comportant un substrat doté d'au moins une interconnexion métallisée (V) s'étendant à travers le substrat et au moins un évidement métallisé formant un cheminement (RDL) conjointement avec l'interconnexion (V). Il existe une couche d'oxyde (ISO) sur le champ de la face avant et sur le champ de la face arrière. Le métal dans l'évidement (RDL) et l'interconnexion (V) affleure l'oxyde (ISO) sur le champ présent sur au moins la face avant, donnant ainsi une face avant plate. L'épaisseur du dispositif à semiconducteur est < 300 µm.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)