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Pub. No.:    WO/2013/146563    International Application No.:    PCT/JP2013/058217
Publication Date: 03.10.2013 International Filing Date: 22.03.2013
Chapter 2 Demand Filed:    29.07.2013    
G11C 11/41 (2006.01), G11C 11/413 (2006.01)
Applicants: KYUSHU INSTITUTE OF TECHNOLOGY [JP/JP]; 1-1, Sensui-cho, Tobata-ku, Kitakyushu-shi, Fukuoka 8048550 (JP)
Inventors: NAKAMURA Kazuyuki; (JP).
SAITO Takahiko; (JP).
OKAMURA Hitoshi; (JP)
Agent: ISHIDA Kazuto; Room T-302, Kitakyushu Science and Research Park Collaboration Center, 2-1, Hibikino, Wakamatsuku, Kitakyushu-shi, Fukuoka 8080135 (JP)
Priority Data:
2012-076414 29.03.2012 JP
(JA) 半導体記憶装置
Abstract: front page image
(EN)The objective is to provide a semiconductor memory device capable of stable operation without design margins independent of the design dimensions of each transistor forming the circuit. The configuration provides a memory cell (1) equipped with a D-latch circuit (2) that has a D terminal (D), a clock terminal (φ), and a Q terminal (Q_), passes the voltage of a data signal of a D terminal (D) from a bit line when a write selection signal of the clock terminal (φ) is asserted, holds the voltage of a data write data signal when a write selection signal is negated, and outputs the inverted value of the through/hold voltage from the Q terminal (Q_), and a tri-state buffer (3) that is connected between the Q terminal (Q_) of the D latch circuit (2) and the data line (D), outputs the inverted value of the voltage of the Q terminal (Q_) to the bit line (D) when a read selection signal is asserted, and sets the output to the high impedance state when the read selection signal is negated.
(FR)L'objectif est de fournir un dispositif de mémoire à semi-conducteurs capable de fonctionnement stable sans marges de conception indépendante des dimensions de conception de chaque transistor formant le circuit. La configuration fournit une cellule de mémoire (1) équipée d'un circuit de bascule D (2) qui a un terminal (D), une borne d'horloge (phi) et une borne Q (Q_), qui passe la tension d'un signal de données d'un terminal D (D) d'une ligne de bits lorsqu'un signal de sélection d'écriture de la borne d'horloge (phi) est affirmé, maintient la tension d'un signal de données d'écriture de données lorsqu'un signal de sélection d'écriture est annulé et délivre en sortie la valeur inverse de la tension à travers/de maintien à partir de la borne Q (Q_), et un tampon à trois états (3) qui est connecté entre la borne Q (Q_) du circuit de verrouillage D (2) et la ligne de données (D), délivre en sortie la valeur inverse de la tension de la borne Q (Q_) à la ligne de bits (D) lorsqu'un signal de sélection de lecture est affirmé, et règle la sortie sur l'état de haute impédance lorsque le signal de sélection de lecture est inversé.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)