Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2013146280) CIRCUIT ANALYSIS SYSTEM, CIRCUIT ANALYSIS METHOD, CIRCUIT ANALYSIS PROGRAM, AND CIRCUIT ANALYSIS MODEL GENERATION SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/146280 International Application No.: PCT/JP2013/057098
Publication Date: 03.10.2013 International Filing Date: 13.03.2013
IPC:
G06F 17/50 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
17
Digital computing or data processing equipment or methods, specially adapted for specific functions
50
Computer-aided design
Applicants:
川上 雅士 KAWAKAMI Masashi [JP/JP]; JP (US)
楠本 学 KUSUMOTO Manabu [JP/JP]; JP (US)
小川 雅寿 OGAWA Masashi [JP/JP]; JP (US)
吉永 孝司 YOSHINAGA Takashi [JP/JP]; JP (US)
石田 尚志 ISHIDA Hisashi [JP/JP]; JP (US)
大平 理覚 OHHIRA Risato [JP/JP]; JP (US)
大島 大輔 OHSHIMA Daisuke [JP/JP]; JP (US)
森下 健 MORISHITA Ken [JP/JP]; JP (US)
日本電気株式会社 NEC CORPORATION [JP/JP]; 東京都港区芝五丁目7番1号 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
Inventors:
川上 雅士 KAWAKAMI Masashi; JP
楠本 学 KUSUMOTO Manabu; JP
小川 雅寿 OGAWA Masashi; JP
吉永 孝司 YOSHINAGA Takashi; JP
石田 尚志 ISHIDA Hisashi; JP
大平 理覚 OHHIRA Risato; JP
大島 大輔 OHSHIMA Daisuke; JP
森下 健 MORISHITA Ken; JP
Agent:
棚井 澄雄 TANAI Sumio; 東京都千代田区丸の内一丁目9番2号 1-9-2, Marunouchi, Chiyoda-ku, Tokyo 1006620, JP
Priority Data:
2012-07905630.03.2012JP
Title (EN) CIRCUIT ANALYSIS SYSTEM, CIRCUIT ANALYSIS METHOD, CIRCUIT ANALYSIS PROGRAM, AND CIRCUIT ANALYSIS MODEL GENERATION SYSTEM
(FR) SYSTÈME D'ANALYSE DE CIRCUIT, PROCÉDÉ D'ANALYSE DE CIRCUIT, PROGRAMME D'ANALYSE DE CIRCUIT ET SYSTÈME DE GÉNÉRATION DE MODÈLE D'ANALYSE DE CIRCUIT
(JA) 回路解析システム、回路解析方法、回路解析プログラム、および回路解析モデル生成システム
Abstract:
(EN) A circuit analysis system comprises: a PDN model generation unit that generates an equivalent circuit of a power supply path; a logic circuit model generation unit that generates an equivalent circuit of a logic circuit including a semiconductor integrated circuit; a frequency correction circuit generation unit that generates a frequency correction circuit to be used for correcting the frequency characteristic; and a coupled model generation unit that couples, between the equivalent circuit of the power supply path generated by the PDN model generation unit and the equivalent circuit of the logic circuit generated by the logic circuit model generation unit, the frequency correction circuit generated by the frequency correction circuit generation unit, thereby generating a circuit simulation model.
(FR) Un système d'analyse de circuit comprend : une unité de génération de modèle PDN qui génère un circuit équivalent d'un trajet d'alimentation ; une unité de génération de modèle de circuit logique qui génère un circuit équivalent d'un circuit logique comprenant un circuit intégré à semi-conducteurs ; une unité de génération de circuit de correction de fréquence qui génère un circuit de correction de fréquence à utiliser pour corriger la caractéristique fréquentielle ; et une unité de génération de modèle couplée qui couple, entre le circuit équivalent du trajet d'alimentation généré par l'unité de génération de modèle PDN et le circuit équivalent du circuit logique généré par l'unité de génération de modèle de circuit logique, le circuit de correction de fréquence généré par l'unité de génération de circuit de correction de fréquence, générant de ce fait un modèle de simulation de circuit.
(JA)  本発明に係わる回路解析システムは、電源供給路の等価回路を生成するPDNモデル生成部と、半導体集積回路を含む論理回路の等価回路を生成する論理回路モデル生成部と、周波数特性を補正するための周波数補正回路を生成する周波数補正回路生成部と、PDNモデル生成部が生成した電源供給路の等価回路と、論理回路モデル生成部が生成した論理回路の等価回路との間に、周波数補正回路生成部が生成した周波数補正回路を連結して回路シミュレーションモデルを生成する連結モデル生成部とを備えている。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)