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Pub. No.:    WO/2013/145055    International Application No.:    PCT/JP2012/008050
Publication Date: 03.10.2013 International Filing Date: 17.12.2012
G06F 11/34 (2006.01), G06F 11/28 (2006.01), G06F 12/02 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
KOJIMA, Teruhisa [JP/JP]; (JP) (US only)
Inventors: KOJIMA, Teruhisa; (JP)
Agent: IEIRI, Takeshi; HIBIKI IP Law Firm, Asahi Bldg. 10th Floor, 3-33-8, Tsuruya-cho, Kanagawa-ku, Yokohama-shi, Kanagawa 2210835 (JP)
Priority Data:
2012-081710 30.03.2012 JP
(JA) デバッグ制御回路、方法及びシステム
Abstract: front page image
(EN)A debugging control apparatus (10) according to an embodiment of the present invention includes a list generator (11) that monitors access made to a storage unit (21) by a circuit to be debugged (20) in a plurality of areas and generates a memory list used to determine an access state in each of the plurality of areas, a selector (12) that selects, with reference to the memory list, an area of the storage unit (21) to which an observation signal output from the circuit to be debugged (20) is transferred, and a transfer controller (13) that transfers the observation signal to the area of the storage unit (21) selected by the selector (12). With this configuration, in the structure in which a RAM is shared for usual-operation use and for trace data storage, the debugging control circuit can transfer trace data to an area not used for usual operation without checking memory use allocation.
(FR)Conformément à un mode de réalisation de l'invention, un appareil de commande de débogage (10) comprend un générateur de liste (11) qui surveille l'accès à une unité d'enregistrement (21) par un circuit à déboguer (20) dans une pluralité de zones et génère une liste de mémoires servant à déterminer un état d'accès dans chaque zone de la pluralité de zones, un sélecteur (12) qui sélectionne, en référence à une liste de mémoires, une zone de l'unité d'enregistrement (21) à laquelle est transférée une sortie de signal d'observation du circuit à déboguer (20), et un contrôleur de transfert (13) qui transfère le signal d'observation à la zone de l'unité d'enregistrement (21) sélectionnée par le sélecteur (12). Avec cette configuration, dans la structure où une RAM est partagée pour l'utilisation conventionnelle et l'enregistrement des données de traçage, le circuit de commande de débogage peut transférer les données de traçage à une zone ne servant pas à l'utilisation conventionnelle sans vérifier l'allocation de mémoire utilisée.
(JA) 本発明の実施の形態に係るデバッグ制御装置(10)は、デバッグ対象回路(20)の記憶装置(21)へのアクセスを複数の領域に分けて監視し、複数の領域毎のアクセス発生状況を判別するためのメモリリストを生成するリスト生成部(11)と、メモリリストを参照して、デバッグ対象回路(20)から出力される観測信号を転送するための記憶装置(21)の領域を選択する選択部(12)と、選択部(12)により選択された記憶装置(21)の領域に、観測信号を転送する転送制御部(13)とを備える。これにより、通常動作に使用するRAMとデバッグ用のトレースデータを格納するRAMを共有する構成において、メモリの使用配分を調査することなく、通常動作で使用しない領域にトレースデータを転送することが可能なデバッグ制御回路を提供する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)