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1. (WO2013124703) METHOD AND APPARATUS FOR PERFORMING INTEGRATED CIRCUIT LAYOUT VERIFICATION
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/124703 International Application No.: PCT/IB2012/000661
Publication Date: 29.08.2013 International Filing Date: 23.02.2012
IPC:
G06F 17/50 (2006.01)
Applicants: HOURS, Xavier[FR/FR]; FR (UsOnly)
ARORA, Shitiz[IN/IN]; IN (UsOnly)
RUTH, Robert Scott[US/US]; US (UsOnly)
FREESCALE SEMICONDUCTOR, INC.[US/US]; 6501 William Cannon Drive West Austin, Texas 78735, US (AllExceptUS)
Inventors: HOURS, Xavier; FR
ARORA, Shitiz; IN
RUTH, Robert Scott; US
Priority Data:
Title (EN) METHOD AND APPARATUS FOR PERFORMING INTEGRATED CIRCUIT LAYOUT VERIFICATION
(FR) PROCÉDÉ ET APPAREIL PERMETTANT D'EFFECTUER UNE VÉRIFICATION DE TOPOLOGIE DE CIRCUIT INTÉGRÉ
Abstract: front page image
(EN) A method of performing layout verification for an integrated circuit (IC) layout is described. The method comprises receiving layout information for the IC layout, identifying at least one IC component within the IC layout, extracting localised layout information for the at least one IC component from the received layout information, defining the localised layout information for the at least one IC component within at least one component instance parameter therefor, and performing at least one layout verification check for the at least one component based at least partly on the at least one component instance parameter.
(FR) Un procédé de réalisation d'une vérification de topologie pour une topologie d'un circuit intégré (CI) est décrit. Le procédé comprend la réception d'informations de topologie pour la topologie de circuit intégré, l'identification d'au moins un composant de circuit intégré au sein de la topologie de circuit intégré, l'extraction d'informations de topologie localisée pour l'au moins un composant de circuit intégré à partir des informations de topologie reçues, la définition des informations de topologie localisée pour l'au moins un composant de circuit intégré dans au moins un paramètre d'instance de composant pour celui-ci et l'exécution d'au moins une vérification de topologie pour l'au moins un composant sur la base au moins en partie de l'au moins un paramètre d'instance de composant.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)