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1. (WO2013123460) CONCURRENT PLACEMENT AND ROUTING USING HIERARCHICAL CONSTRAINTS
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/123460 International Application No.: PCT/US2013/026526
Publication Date: 22.08.2013 International Filing Date: 15.02.2013
IPC:
G06F 17/50 (2006.01)
Applicants: SYNOPSYS, INC.[US/US]; 700 East Middlefield Road Mountain View, California 94043, US
Inventors: HENRICKSON, Lindor E.; US
LIM, Lyndon C.; US
Agent: SZEPESI, Judith A.; 1279 Oakmead Parkway Sunnyvale, California 94085, US
Priority Data:
13/399,80317.02.2012US
Title (EN) CONCURRENT PLACEMENT AND ROUTING USING HIERARCHICAL CONSTRAINTS
(FR) PLACEMENT ET ROUTAGE SIMULTANÉ À L'AIDE DE CONTRAINTES HIÉRARCHIQUES
Abstract: front page image
(EN) An automated layout method allows designing advanced integrated circuits with design rules of high complexity. In particular, a hierarchical constrained layout process is applicable and useful for analog and mixed-signal integrated circuit designs and may be based on an incremental concurrent placement and routing. Use of constraints from multiple levels of a circuit description hierarchy allows computationally efficient processing of logical circuit increments and produces high-quality outcomes. Users such as circuit designers can exercise a high degree of predictability and control over the resulting physical layout construction by either user-specified or computer-generated constraints.
(FR) Un procédé de dessin automatisé permet de concevoir des circuits intégrés élaborés avec des règles de conception de grande complexité. En particulier, un processus de dessin à contraintes hiérarchiques est applicable et utile pour concevoir des circuits intégrés pour des signaux analogiques et mélangés et peut être basé sur un placement et routage simultané incrémental. L'utilisation de contraintes à partir de multiples niveaux d'une hiérarchie de description du circuit permet un traitement efficace par ordinateur des incréments de circuit logique et produit des résultats de grande qualité. Des utilisateurs tels que des concepteurs de circuit peuvent exercer un haut degré de prévision et avoir le contrôle sur la construction du dessin physique résultant soit par des contraintes spécifiques à l'utilisateur, soit par des contraintes générées par l'ordinateur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)