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1. (WO2013122884) POWER-ON-RESET (POR) CIRCUITS FOR RESETTING MEMORY DEVICES, AND RELATED CIRCUITS, SYSTEMS, AND METHODS
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2013/122884 International Application No.: PCT/US2013/025607
Publication Date: 22.08.2013 International Filing Date: 11.02.2013
IPC:
G11C 7/20 (2006.01) ,G11C 8/10 (2006.01)
Applicants: QUALCOMM INCORPORATED[US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121, US (AllExceptUS)
Inventors: TERZIOGLU, Esin; US
GANESAN, Balachander; US
PARK, Alex Dongkyu; US
YOON, Sei Seung; US
Agent: PAULEY, Nicholas J.; 5775 Morehouse Drive San Diego, California 92121, US
Priority Data:
13/460,86201.05.2012US
61/598,09613.02.2012US
Title (EN) POWER-ON-RESET (POR) CIRCUITS FOR RESETTING MEMORY DEVICES, AND RELATED CIRCUITS, SYSTEMS, AND METHODS
(FR) CIRCUITS DE RÉINITIALISATION À LA MISE SOUS TENSION (POR) POUR RÉINITIALISER DES DISPOSITIFS DE MÉMOIRE, ET CIRCUITS, SYSTÈMES ET PROCÉDÉS CORRESPONDANTS
Abstract: front page image
(EN) Power-on-reset (POR) circuits for resetting memory devices, and related circuits, systems, and methods are disclosed. In one embodiment, a POR circuit is provided. The POR circuit is configured to receive as input, a plurality of decoded address outputs from at least one memory decoding device. The POR circuit is further configured to generate a POR reset if any of the plurality of decoded address outputs are active. As a result, memory decoding device latches can be reset to a known, default condition to avoid causing an unintentional word line selection in the memory during power-on state before an external reset is available. Because the POR circuit can generate the POR reset without need of an external reset, the memory decoding devices can be reset quickly to allow for quicker availability of memory after a power-on condition.
(FR) L'invention porte sur des circuits de réinitialisation à la mise sous tension (POR) pour réinitialiser des dispositifs de mémoire, et sur des circuits, des systèmes et des procédés correspondants. Selon un mode de réalisation, un circuit POR est décrit. Le circuit POR est configuré pour recevoir en entrée une pluralité de sorties d'adresse décodée en provenance d'au moins un dispositif de décodage de mémoire. Le circuit POR est en outre configuré pour générer une réinitialisation POR si n'importe quelle sortie de la pluralité de sorties d'adresse décodée est active. En résultat, des verrous de dispositif de décodage de mémoire peuvent être réinitialisés à un état par défaut connu afin d'éviter de provoquer une sélection de ligne de mot accidentelle dans la mémoire durant un état de mise sous tension avant qu'une réinitialisation externe ne soit disponible. Etant donné que le circuit POR peut générer la réinitialisation POR sans avoir besoin d'une réinitialisation externe, les dispositifs de décodage de mémoire peuvent être rapidement réinitialisés pour permettre une disponibilité de mémoire plus rapide après un état de mise sous tension.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)