WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2013121764) RECEIVER CIRCUIT, COMMUNICATION SYSTEM, ELECTRONIC DEVICE, AND METHOD OF CONTROLLING RECEIVER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/121764    International Application No.:    PCT/JP2013/000720
Publication Date: 22.08.2013 International Filing Date: 08.02.2013
Chapter 2 Demand Filed:    05.11.2013    
IPC:
H04L 7/02 (2006.01), G06F 13/42 (2006.01), H03K 19/0175 (2006.01), H04L 25/40 (2006.01)
Applicants: SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-shinjuku 2-chome, Shinjuku-ku, Tokyo 1630811 (JP)
Inventors: MORITA, Akira; (JP)
Agent: KAMIYANAGI, Masataka; c/o Intellectual Property Division SEIKO EPSON CORPORATION, 80, Harashinden, Hirooka, Shiojiri-shi, Nagano 3990785 (JP)
Priority Data:
2012-032465 17.02.2012 JP
Title (EN) RECEIVER CIRCUIT, COMMUNICATION SYSTEM, ELECTRONIC DEVICE, AND METHOD OF CONTROLLING RECEIVER CIRCUIT
(FR) CIRCUIT RÉCEPTEUR, SYSTÈME DE COMMUNICATION, DISPOSITIF ÉLECTRONIQUE ET PROCÉDÉ DE COMMANDE DE CIRCUIT RÉCEPTEUR
(JA) レシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法
Abstract: front page image
(EN)Provided is a receiver circuit which without having to be provided with a PLL circuit and the like is capable of high speed signal reception while taking mounting factors into account. A first receiver circuit (2301) which acquires input signals at a plurality of acquisition timings determined on the basis of an acquisition clock signal comprises: a delay circuit (2341) which outputs an input signal changing to high level or low level, delaying the input signal by a set delay time; a data latch circuit (2361) which acquires the input signal delayed by the delay circuit (2341) at each acquisition timing; a data evaluation circuit (2461) which evaluates the latch signal acquired in the data latch circuit (2361); and a data evaluation result register (2481) wherein an evaluation result value corresponding to the evaluation result of the data evaluation circuit (2461) is set. The data evaluation circuit (2461) outputs the result of comparison between the latch signal acquired in the latch circuit at each acquisition timing and the expected value therefor.
(FR)L'invention porte sur un circuit récepteur qui, sans avoir besoin d'être pourvu d'un circuit PLL et analogue, permet une réception de signal à haut débit tout en tenant compte de facteurs de montage. Un premier circuit récepteur (2301) qui acquiert des signaux d'entrée à une pluralité de moments d'acquisition déterminés sur la base d'un signal d'horloge d'acquisition comprend : un circuit à retard (2341) qui délivre un signal d'entrée passant au niveau haut ou au niveau bas, en retardant le signal d'entrée d'un temps de retard défini ; un circuit de verrouillage de données (2361) qui acquiert le signal d'entrée retardé par le circuit à retard (2341) à chaque moment d'acquisition ; un circuit d'évaluation de données (2461) qui évalue le signal de verrouillage acquis dans le circuit de verrouillage de données (2361) ; et un registre de résultat d'évaluation de données (2481) dans lequel une valeur de résultat d'évaluation correspondant au résultat d'évaluation du circuit d'évaluation de données (2461) est placée. Le circuit d'évaluation de données (2461) délivre le résultat de comparaison entre le signal de verrouillage acquis dans le circuit de verrouillage à chaque moment d'acquisition et sa valeur attendue.
(JA) PLL回路等を設けることなく、実装要因を考慮して高速な信号の受信が可能なレシーバー回路等を提供する。 取込クロック信号に基づいて決められる複数の取込タイミングで、入力信号を取り込む第1のレシーバー回路230は、Hレベル又はLレベルに変化する入力信号を、設定された遅延時間だけ遅延させて出力する遅延回路234と、遅延回路234により遅延させた入力信号を各取込タイミングで取り込むデータラッチ回路236と、データラッチ回路236に取り込まれたラッチ信号を検定するデータ検定回路246と、データ検定回路246の検定結果に対応した検定結果値が設定されるデータ検定結果レジスター248とを含む。データ検定回路246は、各取込タイミングで前記ラッチ回路に取り込まれたラッチ信号と期待値との比較結果を出力する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)