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1. (WO2013121519) IGBT AND IGBT FABRICATION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2013/121519    International Application No.:    PCT/JP2012/053371
Publication Date: 22.08.2013 International Filing Date: 14.02.2012
Chapter 2 Demand Filed:    01.06.2012    
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/739 (2006.01)
Applicants: TOYOTA JIDOSHA KABUSHIKI KAISHA [JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571 (JP) (For All Designated States Except US).
KATO Takehiro [JP/JP]; (JP) (For US Only).
ONISHI Toru [JP/JP]; (JP) (For US Only)
Inventors: KATO Takehiro; (JP).
ONISHI Toru; (JP)
Agent: KAI-U PATENT LAW FIRM; NAGOYA LUCENT TOWER 9F, 6-1, Ushijima-cho, Nishi-ku, Nagoya-shi, Aichi 4516009 (JP)
Priority Data:
Title (EN) IGBT AND IGBT FABRICATION METHOD
(FR) IGBT ET SON PROCÉDÉ DE FABRICATION
(JA) IGBT、及び、IGBTの製造方法
Abstract: front page image
(EN)Provided is a method for fabricating an IGBT having the following: an n-type emitter region; a p-type top body region; an n-type intermediate region; a p-type bottom body region; an n-type drift region; a p-type collector region; a plurality of trenches that penetrate from the top surface of the semiconductor substrate through the emitter region, top body region, intermediate region, and the bottom body region to reach the drift region; and gate electrodes formed within the trenches. This fabrication method has the following steps: a step for forming the trenches on the top surface of the semiconductor substrate; a step for forming an insulating film within the trenches; a step for forming an electrode layer on the semiconductor substrate and within the trenches after the insulating film has been formed; a step for planarizing the top surface of the electrode layer; and, after planarizing the top surface of the electrode layer, a step for implanting n-type dopants from the top surface side of the semiconductor substrate to the depth of the intermediate region.
(FR)L'invention concerne un procédé de fabrication d'un transistor bipolaire à porte isolée ayant les éléments suivants : une région d'émetteur de type n, une région de corps supérieur de type p ; une région intermédiaire de type n ; une région de corps inférieur de type p ; une région de dérive de type n ; une région de collecteur de type p ; une pluralité de tranchées qui pénètrent depuis la surface supérieure du substrat semi-conducteur à travers la région d'émetteur, la région de corps supérieur, la région intermédiaire, et la région de corps inférieur pour atteindre la région de dérive ; et des électrodes de grille formées dans les tranchées. Ce procédé de fabrication comprend les étapes suivantes : une étape de formation des tranchées sur la surface supérieure du substrat semi-conducteur ; une étape de formation d'un film isolant à l'intérieur des tranchées ; une étape de formation d'une couche d'électrode sur le substrat semi-conducteur et dans les tranchées après que le film isolant a été formé ; une étape de planarisation de la surface supérieure de la couche d'électrode ; et, après la planarisation de la surface supérieure de la couche d'électrode, une étape consistant à implanter des dopants de type n à partir du côté de la surface supérieure du substrat semi-conducteur à la profondeur de la région intermédiaire.
(JA) n型のエミッタ領域と、p型のトップボディ領域と、n型の中間領域と、p型のボトムボディ領域と、n型のドリフト領域と、p型のコレクタ領域と、半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されているゲート電極を有するIGBTの製造方法を提供する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、電極層の上面を平坦化する工程と、電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにn型不純物を注入する工程を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)